Les systèmes sur puce sont de plus en plus complexes : ils intègrent des parties numériques, des parties analogiques et des capteurs ou actionneurs. SystemC et son extension SystemC AMS permettent aujourd'hui de modéliser à haut niveau d'abstraction de tels systèmes. Ces outils constituent de véritables atouts dans une optique d'étude de faisabilité, d'exploration architecturale et de vérification du fonctionnement global des systèmes complexes hétérogènes et multiphysiques. En effet, les durées de simulation deviennent trop importantes pour envisager les simulations globales à bas niveau d'abstraction. De plus, les simulations basées sur l'utilisation conjointe de différents outils provoquent des problèmes de synchronisation. Les modèles de bas niveau, une fois crées par les spécialistes des différents domaines peuvent toutefois être abstraits afin de générer des modèles de haut niveau simulables sous SystemC/SystemC AMS en des temps de simulations réduits. Une analyse des modèles de calcul et des styles de modélisation possibles est d'abord présentée afin d'établir un lien avec les durées de simulation, ceci pour proposer un style de modélisation en fonction du niveau d'abstraction souhaité et de la taille du modèle à simuler. Dans le cas des circuits analogiques linéaires, une méthode permettant de générer automatiquement des modèles de haut niveau d'abstraction à partir de modèles de bas niveau a été proposée. Afin d'évaluer très tôt dans le flot de conception la consommation d'un système, un moyen d'enrichir les modèles de haut niveau préalablement générés est présentée. L'attention a ensuite été portée sur la modélisation à haut niveau des systèmes multiphysiques. Deux méthodes y sont discutées : la méthode consistant à utiliser le circuit équivalent électrique puis la méthode basée sur les bond graphs. En particulier, nous proposons une méthode permettant de générer un modèle équivalent au bond graph à partir d'un modèle de bas niveau. Enfin, la modélisation d'un système éolien est étudiée afin d'illustrer les différents concepts présentés dans cette thèse.

Les appareils multimédias portables nécessitent toujours plus d'innovation pour satisfaire les besoins des utilisateurs. Les fabricants de système-sur-puces font donc face à une forte demande en capacité de calcul jusqu'à lors réservée aux ordinateurs de bureau. Ce transfert de performance se répercute inévitablement sur la consommation de ces appareils alors que dans le même temps la capacité des batteries n'est pas en mesure de répondre à cet accroissement. De nombreux compléments matériels et logiciels sont mis en places afin d'économiser l'énergie au maximum sans toutefois dégrader les performances. La modulation de la fréquence de fonctionnement et de la tension d'alimentation est certainement la plus efficace mais reste néanmoins limitée par les coûts et les contraintes d'encombrement exigées par la taille des appareils. La réponse à un tel problème passe nécessairement par l'intégration d'une partie de l'alimentation dans la puce. La conversion DC-DC basée sur des convertisseurs à capacités commutées est prometteuse car elle permet de garder un maximum de compatibilité avec les process CMOS actuels. Cette thèse explore donc la conception d'une architecture d'alimentation utilisant des convertisseurs à capacités commutées. Un étage de puissance avec une tension d'entrée est de 1.8 V et des ratios programmables permet d'obtenir le rendement maximum pour une plage de tension de sortie allant de 0.3 à 1.2 V. La tension de sortie peut varier en fonction du point de fonctionnement requit par le système. Afin d'assurer le maximum de compatibilité avec la conception du circuit numérique à alimenter, une architecture modulaire basée sur les capacités MIM est privilégiée. Les capacités sont placées au dessus de la fonction numériques et les interrupteurs de puissance sont insérés à sa périphérie. Cette architecture permet également d'entrelacer les cellules de conversion afin de réduire l'ondulation de la tension de sortie. La fréquence de commutation du convertisseurs est communément utilisée pour réguler la tension de sortie et des stratégies de contrôles linéaires et non linéaires sont donc explorées. Un prototype de convertisseur présentant une densité de puissance de 310mW/mm2 pour un rendement de 72.5% a été fabriqué dans la technologie 28nm FDSOI de STMicroelectronics. La surface requise pour le convertisseur nécessite que 11.5% de la surface du circuit à alimenter. La méthodologie de conception du convertisseur a finalement été appliquée à un régulateur de tension dans le domaine négatif pour des applications de polarisation de caisson à basse consommation. / Mobile and multimedia devices offer more innovations and enhancements to satisfy user requirements. Chip manufacturers thus propose high performances SoC to address these needs. Unfortunately the growth in digital resources inevitably increases the power consumption while battery life-time does not rise as fast. Aggressive power management techniques such as dynamic voltage and frequency scaling have been introduced in order to keep competitive and relevant solutions. Nonetheless continuing in this direction involves more disruptive solutions to meet space and cost constraints. Fully integrated power supply is a promising solution. Switched-capacitor DC-DC converters seem to be a suitable candidate to keep compatibility with the manufacturing process of digital SoCs. This thesis focuses on the design of an embedded power supply architecture using switched-capacitor DC-DC converters.Addressing a large range of output power with significant efficiency leads to consider a multi-ratio power stage. With respect to the typical digital SoC, the input voltage is 1.8 V and the converter is specified to deliver an output voltage in the 0.3-1.2 V range. The reference voltage is varying according to typical DVFS requirements. A modular architecture accommodates the digital design flow where the flying capacitors are situated above the digital block to supply and the power switches are located as an external ring. Such an architecture offers high flexibility. Interleaving strategy is considered to mitigate the output voltage ripple. Such a converter admits the switching frequency as a control variable and linear regulation and hysteretic control are analyzed. A prototype has been fabricated in 28nm FDSOI technology by STMicroelectronics. A power density of 310 mW/mm2 is achieved at 72.5% peak efficiency with a silicon area penalty of 11.5% of the digital block area. The successful design methodology has been also applied to the design of a negative SC converter for body-biasing purpose in FDSOI. Simulation results demonstrate a strong interest for low power application.