Pour les nœuds technologiques avancés, la consommation statique des circuits intégrés est devenue un facteur essentiel de l'industrie microélectronique. L'efficacité énergétique des circuits est mesurée en fonction de leur performance et en fonction de leur consommation statique. Face à l'augmentation de la variabilité des paramètres physiques et environnementaux, la technologie silicium sur isolant complètement désertée (FD-SOI : Fully-Depleted Silicon-On-Insulator) permet de prolonger la loi de Moore dans le domaine nanométrique. Dans ce mémoire une étude statistique de l'énergie des circuits intégrés CMOS-FDSOI est réalisée. Des bibliothèques statistiques qui caractérisent le délai et la puissance statique des transistors CMOS-FDSOI sont mises en place. Compte tenu des avantages liés à la technologie FDSOI, des approches statistiques basées sur les bibliothèques sont appliquées pour estimer le délai et la puissance statique. En conservant l'exactitude de l'estimation, ces approches apportent un gain important en temps CPU. Suite à l'estimation du délai et de la puissance statique, les variations énergétiques des transistors CMOS-FDSOI sont étudiées en fonction de la tension d'alimentation et en fonction de la tension de polarisation. Ainsi, grâce à la détermination d'un compromis Délai-Puissance Statique efficace et l'élaboration d'un flow d'optimisation statistique, l'énergie statique d'un circuit a pu être optimisée. / For advanced technology nodes, static consumption of integrated circuits has become a key factor for the microelectronics industry. Circuit energy efficiency is measured in terms of performance and static consumption. With the increase of physical and environmental parameters, the Fully-Depleted Silicon-on-Insulator technology allows to extend Moore's law in the nanometer domain. In this work, a statistical study of CMOS-FDSOI integrated circuit energy is carried out. Statistical libraries characterizing delay and static power of CMOS-FDSOI transistors are presented. Given the advantages of the FDSOI technology, statistical approaches based on the libraries are applied in order to estimate delay and static power. While maintaining the accuracy of the estimations, these approaches provide a significant gain in CPU time. Following delay and static power estimation, CMOS-FDSOI transistors energy variations are considered according to supply voltage and voltage body biasing. Thus, by determining an efficient Delay-Static Power compromise and the development of a statistical optimization flow, static energy of a circuit has been optimized.

L’émergence des circuits complexes numériques, ou System-On-Chip (SOC), pose notamment la problématique de la consommation énergétique. Parmi les blocs fonctionnels significatifs à ce titre, apparaissent les mémoires et en particulier les mémoires statiques (SRAM). La maîtrise de la consommation énergétique d’une mémoire SRAM inclue la capacité à rendre la mémoire fonctionnelle sous très faible tension d’alimentation, avec un objectif agressif de 300 mV (inférieur à la tension de seuil des transistors standard CMOS). Dans ce contexte, les travaux de thèse ont concerné la proposition d’un point mémoire SRAM suffisamment performant sous très faible tension d’alimentation et pour les nœuds technologiques avancés (CMOS bulk 28nm et FDSOI 28nm). Une analyse comparative des architectures proposées dans l’état de l’art a permis d’élaborer deux points mémoire à 10 transistors avec de très faibles impacts de courant de fuite. Outre une segmentation des ports de lecture, les propositions reposent sur l’utilisation de périphéries adaptées synchrones avec notamment une solution nouvelle de réplication, un amplificateur de lecture de données en mode tension et l’utilisation d’une polarisation dynamique arrière du caisson SOI (Body Bias). Des validations expérimentales s’appuient sur des circuits en technologies avancées. Enfin, une mémoire complète de 32kb (1024x32) a été soumise à fabrication en 28 FDSOI. Ce circuit embarque une solution de test (BIST) capable de fonctionner sous 300mV d’alimentation. Après une introduction générale, le 2ème chapitre du manuscrit décrit l’état de l’art. Le chapitre 3 présente les nouveaux points mémoire. Le 4ème chapitre décrit l’amplificateur de lecture avec la solution de réplication. Le chapitre 5 présente l’architecture d’une mémoire ultra basse tension ainsi que le circuit de test embarqué. Les travaux ont donné lieu au dépôt de 4 propositions de brevet, deux conférences internationales, un article de journal international est accepté et un autre vient d’être soumis. / Emergence of large Systems-On-Chip introduces the challenge of power management. Of the various embedded blocks, static random access memories (SRAM) constitute the angrier contributors to power consumption. Scaling down the power supply is one way to act positively on power consumption. One aggressive target is to enable the operation of SRAMs at Ultra-Low-Voltage, i.e. as low as 300 mV (lower than the threshold voltage of standard CMOS transistors). The present work concerned the proposal of SRAM bitcells able to operate at ULV and for advanced technology nodes (either CMOS bulk 28 nm or FDSOI 28 nm). The benchmarking of published architectures as state-of-the-art has led to propose two flavors of 10-transitor bitcells, solving the limitations due to leakage current and parasitic power consumption. Segmented read-ports have been used along with the required synchronous peripheral circuitry including original replica assistance, a dedicated unbalanced sense amplifier for ULV operation and dynamic forward back-biasing of SOI boxes. Experimental test chips are provided in previously mentioned technologies. A complete memory cut of 32 kbits (1024x32) has been designed with an embedded BIST block, able to operate at ULV. After a general introduction, the manuscript proposes the state-of-the-art in chapter two. The new 10T bitcells are presented in chapter 3. The sense amplifier along with the replica assistance is the core of chapter 4. The memory cut in FDSOI 28 nm is detailed in chapter 5. Results of the PhD have been disseminated with 4 patent proposals, 2 papers in international conferences, a first paper accepted in an international journal and a second but only submitted paper in an international journal.