De plus en plus d'applications spécifiques embarquées exigent de larges blocs de mémoires statiques SRAM. En particulier il y a un besoin de mémoires inconditionnellement actives pour lesquelles la consommation d'énergie est un paramètre clé. Par exemple les réseaux sans fil hétérogènes sont caractérisés par plusieurs interfaces tournées vers des réseaux différents, donc de multiples adresses IP simultanées. Une grande quantité de mémoire est mobilisée et pose un sérieux problème de consommation d'énergie vis-à-vis de l'autonomie de système mobile. La stratégie classique d'extinction des blocs mémoire momentanément non opérationnelle ne permet qu'une réduction faible en consommation et limite les performances dynamiques du système. Il y a donc un réel besoin pour une mémoire toujours opérationnelle avec un très faible bilan énergétique. Par ailleurs les technologies CMOS avancées posent le problème de la variabilité et la conception de mémoire SRAM doit aboutir à un niveau de fiabilité très grand. La thèse discute les verrous techniques et industriels concernant la mémoire embarquée SRAM très faible consommation. Le cas de la mémoire toujours opérationnelle représente un défi pertinent. Un état de l'art balaie les architectures SRAM avec plusieurs points de vue. Une discussion à propos de la modélisation analytique statistique comme moyen de simplification de la conception en 32nm a été développée. Une cellule alternative aux 6T, 7T et 8T, laquelle est appelée 5T-Portless présente des avantages et des performances qui repose sur son fonctionnement en mode courant à l'origine de la réduction significative de la consommation dynamique ajoutée à une cellule intrinsèquement peu fruiteuse. Un démonstrateur de 64kb (1024x64b) en CMOS32nm a été réalisé, les résultats de mesure confirment l'intérêt industriel de cette mémoire. / The PhD thesis focuses on the always-on low power SRAM memories (essentially low dynamic power) in thin CMOS technology node CMOS 32nm and beyond. It reviews the state of the art of the eSRAM and describes different techniques to reduce the static and dynamic power consumption with respect the variability issue. Main techniques of power reduction are reviewed with their contributions and their limitations. It presents also a discussion about a statistical variability modeling and the variability effects on the yield. An original low power architecture based on 5T-Portless bit-cell is presented, with current mode read/write operations, as an ideal candidate for the always-on SRAM memories. A test chip implementation in CMOS 32nm of the 5T-Porless is designed and a comparison with an existing 6T SRAM memory is presented based on simulation. Some test chip functionality results and power consumption are performed. Finally the conclusion highlights the major contributions of the study and discusses the various simplification assumptions to see possible limitations. It is concluded affirmatively about industrial interest of the 5T-Portless SRAM for always-on embedded applications. Perspectives concern the analytical modeling for statistical behavior of SRAM as the Monte-Carlo approach is no more practicable. The migration of the 5T-Portless SRAM may be already considered in advanced nodes.

L'intégration tridimensionnels (3D) ont été couronnés de succès dans les dispositifs traditionnels pour augmenter la densité logique et réduire les distances de mouvement des données. Il résout les limites fondamentales de la mise à l'échelle, par ex. retard croissant dans les interconnexions, les coûts de développement et la variabilité. La plupart des périphériques de mémoire livrés aujourd'hui comportent une forme d'empilage de puce. Mais en raison des limites de dissipation de puissance des circuits intégrés, la fréquence de fonctionnement du MPU d'aujourd'hui a été limitée à quelques GHz. Le but de la thèse est de fournir une méthode de conception globale pour le circuit intégré 3D dans le domaine électrique, thermique, électrothermique et aussi le bruit. À cette fin, la question de recherche est la suivante: Comment réaliser la conception 3D IC, comment gérer VLS 3D IC et comment résoudre les problèmes thermiques dans le CI 3D. Dans ce contexte, les méthodes de simulation pour le substrat et également la connectivité relative (TSV, RDL, Micro strip et circuits intégrés dans le substrat) sont proposées. Afin de satisfaire la demande de recherche, un 3D-TLE et une impédance de substrat sont programmés dans Matlab, qui peut automatiquement extraire de tous les contacts; impédance, de forme arbitraire et de matière arbitraire. L'extracteur est compatible à 100% avec le simulateur de cœur SPICE et vérifié avec les résultats de mesure et les résultats de simulation FEM. Et comme pour une démo, une fréquence de 26 GHz et un filtre RF de bande passante 2GHz sont proposés dans ce travail. Un autre simulateur électrothermique est également programmé et vérifié avec ADS. En tant que solution à la dissipation thermique locale, le caloduc plat est proposé comme composant potentiel. Le modèle caloduc est vérifié avec une simulation FEM. La méthode d'analyse du bruit des substrats et les méthodes de calcul de électriques et thermo-mécanique KOZ sont également présentées. / Three Dimensional (3D) Integration and Packaging has been successful in mainstream devices to increase logic density and to reduce data movement distances. It solves the fundamental limits of scaling e.g. increasing delay in interconnections, development costs and variability. Most memory devices shipped today have some form of chip-stacking involved. But because of the power dissipation limits of ICs, today’s MPU’s operating frequency has been limited to a few GHz. The aim of the thesis is to provide a global design method for the 3D integrated circuit in electrical, thermal, electro-thermal and also noise field. To this end, the research question is as follows: How to realize the 3D IC design, how to manage VLS 3D IC and how to solve the thermal issues in the 3D IC. In this context, the simulation methods for substrate and also relative connectivity (TSV, RDL, Micro strip and circuits embedded into the substrate) are proposed. In order to satisfy the research demand, a 3D-TLE and a substrate impedance are programmed in Matlab, which can automatically extract from any contacts; impedance, of arbitrary shape and arbitrary material. The extractor is 100% compatible with SPICE core simulator, and verified with measurement results and FEM simulation results. And as for a demo, a 26 GHz frequency and 2GHz bandwidth RF filter is propose in this work. Another electro-thermal simulator is also programmed and verified with ADS. As a solution to the local heat dissipation, flat heat pipe (FHP) is proposed as a prospective component. The heat-pipe model is verified with FEM simulation. The substrates noise analysis method and electrical and thermos-mechanical keep-out-of-zone (KOZ) calculation methods are also presented.

L’émergence des circuits complexes numériques, ou System-On-Chip (SOC), pose notamment la problématique de la consommation énergétique. Parmi les blocs fonctionnels significatifs à ce titre, apparaissent les mémoires et en particulier les mémoires statiques (SRAM). La maîtrise de la consommation énergétique d’une mémoire SRAM inclue la capacité à rendre la mémoire fonctionnelle sous très faible tension d’alimentation, avec un objectif agressif de 300 mV (inférieur à la tension de seuil des transistors standard CMOS). Dans ce contexte, les travaux de thèse ont concerné la proposition d’un point mémoire SRAM suffisamment performant sous très faible tension d’alimentation et pour les nœuds technologiques avancés (CMOS bulk 28nm et FDSOI 28nm). Une analyse comparative des architectures proposées dans l’état de l’art a permis d’élaborer deux points mémoire à 10 transistors avec de très faibles impacts de courant de fuite. Outre une segmentation des ports de lecture, les propositions reposent sur l’utilisation de périphéries adaptées synchrones avec notamment une solution nouvelle de réplication, un amplificateur de lecture de données en mode tension et l’utilisation d’une polarisation dynamique arrière du caisson SOI (Body Bias). Des validations expérimentales s’appuient sur des circuits en technologies avancées. Enfin, une mémoire complète de 32kb (1024x32) a été soumise à fabrication en 28 FDSOI. Ce circuit embarque une solution de test (BIST) capable de fonctionner sous 300mV d’alimentation. Après une introduction générale, le 2ème chapitre du manuscrit décrit l’état de l’art. Le chapitre 3 présente les nouveaux points mémoire. Le 4ème chapitre décrit l’amplificateur de lecture avec la solution de réplication. Le chapitre 5 présente l’architecture d’une mémoire ultra basse tension ainsi que le circuit de test embarqué. Les travaux ont donné lieu au dépôt de 4 propositions de brevet, deux conférences internationales, un article de journal international est accepté et un autre vient d’être soumis. / Emergence of large Systems-On-Chip introduces the challenge of power management. Of the various embedded blocks, static random access memories (SRAM) constitute the angrier contributors to power consumption. Scaling down the power supply is one way to act positively on power consumption. One aggressive target is to enable the operation of SRAMs at Ultra-Low-Voltage, i.e. as low as 300 mV (lower than the threshold voltage of standard CMOS transistors). The present work concerned the proposal of SRAM bitcells able to operate at ULV and for advanced technology nodes (either CMOS bulk 28 nm or FDSOI 28 nm). The benchmarking of published architectures as state-of-the-art has led to propose two flavors of 10-transitor bitcells, solving the limitations due to leakage current and parasitic power consumption. Segmented read-ports have been used along with the required synchronous peripheral circuitry including original replica assistance, a dedicated unbalanced sense amplifier for ULV operation and dynamic forward back-biasing of SOI boxes. Experimental test chips are provided in previously mentioned technologies. A complete memory cut of 32 kbits (1024x32) has been designed with an embedded BIST block, able to operate at ULV. After a general introduction, the manuscript proposes the state-of-the-art in chapter two. The new 10T bitcells are presented in chapter 3. The sense amplifier along with the replica assistance is the core of chapter 4. The memory cut in FDSOI 28 nm is detailed in chapter 5. Results of the PhD have been disseminated with 4 patent proposals, 2 papers in international conferences, a first paper accepted in an international journal and a second but only submitted paper in an international journal.

La gestion, la manipulation et le stockage de données sont aujourd’hui de réels challenges. Pour supporter cette réalité, le besoin de technologies mémoires plus efficaces, moins énergivores, moins coûteuses à fabriquer et plus denses que les technologies actuelles s’intensifie. Parmi les technologies mémoires émergentes se trouve la technologie mémoire résistive, dans laquelle l’information est stockée sous forme de résistance électrique au sein d’une couche d’oxyde entre deux électrodes conductrices. Le plus gros frein à l’émergence de tels dispositifs mémoires résistives en matrices passives à deux terminaux est l’existence d’importants courants de fuites (ou sneak paths) venant perturber l’adressage individuel de chaque point de la matrice. Les dispositifs complementary resistive switching (CRS), consistant en deux dispositifs OxRRAM agencés dos à dos, constituent une solution performante à ces courants de fuites et sont facilement intégrables dans le back-end-of-line (BEOL) de la technologie CMOS. Cette thèse a permis d’apporter la preuve de concept de la fabrication et de l’intégration de dispositifs CRS de façon 3D monolithique dans le BEOL du CMOS. / In our digital era, management, manipulation and data storage are real challenges. To support this reality the need for more efficient, less energy and money consuming memory technologies is drastically increasing. Among those emerging memory technologies we find the oxide resistive memory technology (OxRRAM), where the information is stored as the electrical resistance of a switching oxide in sandwich between two metallic electrodes. Resistive memories are really interested if used inside passive memory matrix. However the main drawback of this architecture remains related to sneak path currents occurring when addressing any point in the passive matrix. To face this problem complementary resistive switching devices (CRS), consisting in two OxRRAM back to back, have been proposed as efficient and costless BEOL CMOS compatible solution. This thesis brought the proof of concept of fabrication and 3D monolithic integration of CRS devices in CMOS BEOL.