Pour le développement des nœuds technologiques 14 nm et en-deçà, la technologie planaire Fully Depleted Silicon-On-Isolator implémente des sources et drains (S&D) en Si1-xGex épitaxiés pour augmenter la mobilité des trous par induction d'une contrainte compressive dans le canal p-MOS. Le procédé de siliciuration auto-alignée est utilisé pour contacter les S&D avant le dépôt du diélectrique du premier niveau de contact. Cependant, le procédé de germanosiliciuration des S&D reste un défi majeur. En effet, le germanosiliciure de Ni souffre de la partition de Ge et de l'agglomération du film dès 400 °C qui dégradent irréversiblement les performances du transistor. La stabilité morphologique des siliciures de Ni a été considérablement améliorée par l'utilisation d'un alliage Ni1-yPty sur Si. Cependant, pour le système quaternaire Ni-Pt-Si-Ge, ainsi que pour les films ultra-minces de Ni ou Ni1-yPty à fort taux de Pt (> 10 at.%), les réactions à l'état solide sont complexes et leurs études restent rares. Dans ce travail, nous proposons une étude comparative des systèmes Ni/Si0,7Ge0,3 et NiPt(15 at.%)/Si0,7Ge0,3. La discussion est centrée sur les mécanismes de formation et de dégradation intervenant pendant la réaction Ni/Si0,7Ge0,3. Puis, l'impact du Pt sur la séquence de phase et la dégradation a été identifié. Finalement, la comparaison de ces réactions réalisées sur pleine plaque et dans des motifs a permis d'extraire l'impact du confinement. Afin de caractériser ces films très fins, la sonde atomique tomographique a été utilisée pour étudier la redistribution des éléments, ainsi que la diffraction des rayons X pour identifier la phase en présence et la texture du film. / For 14 nm node and beyond, planar Fully Depleted Silicon-On-Isolator (FDSOI) CMOS of STMicroelectronics implements Si1-xGex epitaxial layers in source/drain (S&D) areas to enhance the hole mobility by inducing a compressive stress in the pMOS channel. Salicide process is preformed to contact S&D prior pre-metal dielectric deposition. However, the Nickel based germanosilicidation of S&D remains more than ever a critical challenge. Indeed, Nickel germanosilicide suffers from Ge out-diffusion and film agglomeration from 400 °C which both degrade irreversibly transistor performances. Morphological stability of Ni based silicide has been considerably improved by using Ni1-yPty alloys on Si. Nevertheless, for the quaternary system with Ni-Pt-Ge-Si as well as for ultra-thin Ni or Ni1-yPty films and high Pt content (> 10 at.%), the solid state reactions are complex and remain poorly understood. In this work, we propose a comparative study between Ni/Si0,7Ge0,3 and NiPt(15 at.%)/Si0,7Ge0,3. We focused on the discussion on the formation and degradation phenomena occurring during the Ni/Si0,7Ge0,3 reaction. Then, the impact of Pt on both phase sequence and degradation has been identified. Finally, the comparison between reactions performed on blanket and patterned wafers permit to extract the impact of patterning. To characterize these very thin films, atom probe tomography was performed to study element redistribution, as well as X-rays diffraction to identify phase nature and texture.

L'intégration tridimensionnels (3D) ont été couronnés de succès dans les dispositifs traditionnels pour augmenter la densité logique et réduire les distances de mouvement des données. Il résout les limites fondamentales de la mise à l'échelle, par ex. retard croissant dans les interconnexions, les coûts de développement et la variabilité. La plupart des périphériques de mémoire livrés aujourd'hui comportent une forme d'empilage de puce. Mais en raison des limites de dissipation de puissance des circuits intégrés, la fréquence de fonctionnement du MPU d'aujourd'hui a été limitée à quelques GHz. Le but de la thèse est de fournir une méthode de conception globale pour le circuit intégré 3D dans le domaine électrique, thermique, électrothermique et aussi le bruit. À cette fin, la question de recherche est la suivante: Comment réaliser la conception 3D IC, comment gérer VLS 3D IC et comment résoudre les problèmes thermiques dans le CI 3D. Dans ce contexte, les méthodes de simulation pour le substrat et également la connectivité relative (TSV, RDL, Micro strip et circuits intégrés dans le substrat) sont proposées. Afin de satisfaire la demande de recherche, un 3D-TLE et une impédance de substrat sont programmés dans Matlab, qui peut automatiquement extraire de tous les contacts; impédance, de forme arbitraire et de matière arbitraire. L'extracteur est compatible à 100% avec le simulateur de cœur SPICE et vérifié avec les résultats de mesure et les résultats de simulation FEM. Et comme pour une démo, une fréquence de 26 GHz et un filtre RF de bande passante 2GHz sont proposés dans ce travail. Un autre simulateur électrothermique est également programmé et vérifié avec ADS. En tant que solution à la dissipation thermique locale, le caloduc plat est proposé comme composant potentiel. Le modèle caloduc est vérifié avec une simulation FEM. La méthode d'analyse du bruit des substrats et les méthodes de calcul de électriques et thermo-mécanique KOZ sont également présentées. / Three Dimensional (3D) Integration and Packaging has been successful in mainstream devices to increase logic density and to reduce data movement distances. It solves the fundamental limits of scaling e.g. increasing delay in interconnections, development costs and variability. Most memory devices shipped today have some form of chip-stacking involved. But because of the power dissipation limits of ICs, today’s MPU’s operating frequency has been limited to a few GHz. The aim of the thesis is to provide a global design method for the 3D integrated circuit in electrical, thermal, electro-thermal and also noise field. To this end, the research question is as follows: How to realize the 3D IC design, how to manage VLS 3D IC and how to solve the thermal issues in the 3D IC. In this context, the simulation methods for substrate and also relative connectivity (TSV, RDL, Micro strip and circuits embedded into the substrate) are proposed. In order to satisfy the research demand, a 3D-TLE and a substrate impedance are programmed in Matlab, which can automatically extract from any contacts; impedance, of arbitrary shape and arbitrary material. The extractor is 100% compatible with SPICE core simulator, and verified with measurement results and FEM simulation results. And as for a demo, a 26 GHz frequency and 2GHz bandwidth RF filter is propose in this work. Another electro-thermal simulator is also programmed and verified with ADS. As a solution to the local heat dissipation, flat heat pipe (FHP) is proposed as a prospective component. The heat-pipe model is verified with FEM simulation. The substrates noise analysis method and electrical and thermos-mechanical keep-out-of-zone (KOZ) calculation methods are also presented.