Pour adresser les nœuds technologiques avancés dans le cadre de la lithographie électronique, une nouvelle stratégie de correction des effets de proximité a été imaginée pour prendre le relai de la technique standard de modulation de dose. Dans ces travaux de thèse, les effets de proximité ont été analysés sur les outils e-beam de dernière génération au sein du LETI. Les limites de la modulation de dose ont aussi été évaluées. Parallèlement, une approche plus fondamentale, basée sur la simulation, a permis de mieux comprendre l'impact des différentes étapes du procédé de lithographie sur les motifs réalisés. Une nouvelle stratégie de correction avancée, appelée exposition multiple, a ensuite été mise au point. Celle-ci fait intervenir des motifs spécifiques appelés eRIF (electron Resolution lmprovement Features) dont l'exposition, couplée à celle des motifs initiaux permet de mieux contrôler la répartition de la dose injectée dans la résine. On parle alors d'expositions multiples. Au cours de ces travaux le positionnement des eRIF, ainsi que leurs dimensions ont fait l'objet d'une étude approfondie. L'élaboration d'algorithmes d'optimisation et la réalisation d'expérimentations en salle blanche ont permis d'optimiser ces paramètres et de mettre en évidence les gains apportés par les eRIF. Par rapport à la modulation de dose, des améliorations significatives ont pu être démontrées sur de véritables circuits intégrés. Grâce à l'exposition multiple, la résolution ultime des outils de lithographie e-beam a été repoussée de 2 nœuds technologiques pour les niveaux les plus critiques d'un circuit. Les règles de dessin retenues pour réaliser les eRIF ont ensuite été intégrées dans des modèles de corrections. via le logiciel de préparation de données INSCALE d'ASELTA NANOGRAPHICS pour assurer une correction automatisée des circuits. / In electron beam lithography, a new proximity affects correction strategy has been imagined to push the resolution capabilities beyond the limitations of the standard dose modulation. In this work, the proximity affects inherent to e-beam lithography have been studied on the newest e-beam tools available at LETI. First, the limits of the standard dose modulation correction have been evaluated. The influences of each step of the lithographic process have also been analyzed from a theoretical point a view. A simulation approach was built and used to determine the impact of each of these steps on the patterned features. Then, a new writing strategy has been fully developed. It involves sub resolution features known as eRIF (electron Resolution Improvement features) which provide a finer control of the dose profile into the resist. Since the eRIF are exposed a top the nominal features, this new writing strategy is called multiple pass exposure. In this work, the position, the dose and the design of the eRIF have been studied and optimized to get the best of this new strategy. To do so, experiments were led in a clean room environment, and minimization algorithms have been developed. It has been demonstrated that the eRIF provide a significant gain compared to the standard dose modulation. Improvements have been observed even on the most critical levels of the Integrated circuits. By using the multiple pass exposure with optimized eRIF, the resolution capabilities of the e-beam tool have been reduced by 2 technological nodes. The design rules that have been determined to use the eRIF the most efficient way were finally implemented in INSCALE, the new data preparation software developed by ASELTA NANOGRAPHICS. This way, multiple pass exposure can be used in an automated mode to correct full layouts.

De plus en plus d'applications spécifiques embarquées exigent de larges blocs de mémoires statiques SRAM. En particulier il y a un besoin de mémoires inconditionnellement actives pour lesquelles la consommation d'énergie est un paramètre clé. Par exemple les réseaux sans fil hétérogènes sont caractérisés par plusieurs interfaces tournées vers des réseaux différents, donc de multiples adresses IP simultanées. Une grande quantité de mémoire est mobilisée et pose un sérieux problème de consommation d'énergie vis-à-vis de l'autonomie de système mobile. La stratégie classique d'extinction des blocs mémoire momentanément non opérationnelle ne permet qu'une réduction faible en consommation et limite les performances dynamiques du système. Il y a donc un réel besoin pour une mémoire toujours opérationnelle avec un très faible bilan énergétique. Par ailleurs les technologies CMOS avancées posent le problème de la variabilité et la conception de mémoire SRAM doit aboutir à un niveau de fiabilité très grand. La thèse discute les verrous techniques et industriels concernant la mémoire embarquée SRAM très faible consommation. Le cas de la mémoire toujours opérationnelle représente un défi pertinent. Un état de l'art balaie les architectures SRAM avec plusieurs points de vue. Une discussion à propos de la modélisation analytique statistique comme moyen de simplification de la conception en 32nm a été développée. Une cellule alternative aux 6T, 7T et 8T, laquelle est appelée 5T-Portless présente des avantages et des performances qui repose sur son fonctionnement en mode courant à l'origine de la réduction significative de la consommation dynamique ajoutée à une cellule intrinsèquement peu fruiteuse. Un démonstrateur de 64kb (1024x64b) en CMOS32nm a été réalisé, les résultats de mesure confirment l'intérêt industriel de cette mémoire. / The PhD thesis focuses on the always-on low power SRAM memories (essentially low dynamic power) in thin CMOS technology node CMOS 32nm and beyond. It reviews the state of the art of the eSRAM and describes different techniques to reduce the static and dynamic power consumption with respect the variability issue. Main techniques of power reduction are reviewed with their contributions and their limitations. It presents also a discussion about a statistical variability modeling and the variability effects on the yield. An original low power architecture based on 5T-Portless bit-cell is presented, with current mode read/write operations, as an ideal candidate for the always-on SRAM memories. A test chip implementation in CMOS 32nm of the 5T-Porless is designed and a comparison with an existing 6T SRAM memory is presented based on simulation. Some test chip functionality results and power consumption are performed. Finally the conclusion highlights the major contributions of the study and discusses the various simplification assumptions to see possible limitations. It is concluded affirmatively about industrial interest of the 5T-Portless SRAM for always-on embedded applications. Perspectives concern the analytical modeling for statistical behavior of SRAM as the Monte-Carlo approach is no more practicable. The migration of the 5T-Portless SRAM may be already considered in advanced nodes.