Ce travail porte sur le développement d'un procédé de fabrication de transistor monoélectronique {single-electron transistor, SET). II dresse un portrait de l'état de l’art actuel et met en lumière un manque dramatique de marge d'opération dans le fonctionnement de ces dispositifs. Cette problématique est présentée comme une des limites majeures aux espoirs de développement commercial de cette technologie. La thèse propose d'aller chercher la marge de manoeuvre manquante par un procédé de fabrication qui exploite le contrôle des dimensions verticales des dispositifs. Les résultats montreront que si les approches actuelles 2D semblent avoir atteint leurs limites physiques, l'approche 3D permet d'accéder à des températures d'opération encore insoupçonnées jusqu'à présent. L'impact est important, puisqu'une analyse de la thèse conclura que, même en tenant compte des pires fluctuations du procédé de fabrication, les SETs issus du concept 3D conservent une marge d'opération appréciable. La gamme de température d'opération obtenue est semblable aux transistors à effet de champ conventionnels (field effect transistor, FET) et on peut penser qu'il serait ainsi possible d'utiliser les deux technologies simultanément sur un même substrat afin de créer de nouvelles fonctionnalités issues de cette technologie hybride SET/FET.