Submitted by Johnny Rodrigues (johnnyrodrigues@ufcg.edu.br) on 2018-09-18T15:48:23Z No. of bitstreams: 1 ANDRÉ ANDRADE COSTA - DISSERTAÇÃO PPGCC 2002..pdf: 1376168 bytes, checksum: 7d150a2acf05e99d8a59f01bfe2f686c (MD5) / Made available in DSpace on 2018-09-18T15:48:23Z (GMT). No. of bitstreams: 1 ANDRÉ ANDRADE COSTA - DISSERTAÇÃO PPGCC 2002..pdf: 1376168 bytes, checksum: 7d150a2acf05e99d8a59f01bfe2f686c (MD5) Previous issue date: 2002-12-06 / Um grande número de aplicações distribuídas tem seu projeto e implementação sustentados por plataformas de desenvolvimento. Estas plataformas provêm uma série de serviços especializados, permitindo assim que os programadores possam se concentrar mais nas regras de negócio das aplicações que desenvolvem. Atualmente a plataforma J2EE (Java 2 Enterprise Edition) da SUN Microsystems é uma das mais populares para este fim. Infelizmente, tolerância a falhas, um requisito não funcional cada vez mais presente nas aplicações, não é diretamente suportada pela especificação J2EE. Aplicações desenvolvidas sobre essa plataforma devem, elas mesmas, implementar os mecanismos para tolerância a falhas requeridos, ou usar implementações da plataforma que possuam características de tolerância a falhas. Nesta dissertação nós apresentamos o projeto e a implementação de um servidor de aplicações J2EE que implementa esses mecanismos. Diferentemente de outras soluções disponíveis, que usam replicação passiva, o nosso sistema usa replicação ativa para prover alta confiabilidade de forma totalmente transparente para as aplicações. / The use of developing platforms to support the implementation of distributed applications has become a trend. These platforms provide a number of specialized services that help programmers to focus on the business logic of the applications they develop, instead of wasting precious time with the implementation of infrastructure services. J2EE (Java 2 Enterprise Edition) is a platform backed up by SUN Microsystems that has lately gain a lot of attention. Unfortunately, the J2EE specification does not provide any support for fault tolerance, a non-functional requirement more and more necessary for distributed applications. Developers of such applications must themselves provide the necessary mechanisms to fulfill the requirements of the applications. Alternatively, they can use implementations of the platform that are themselves fault tolerant. In this dissertation we present the design and implementation of such a platform. Unlike other implementations available, that use passive replication, our approach uses active replication to provide a solution that is highly reliable and totally transparent to the application.

Esta tese estuda a utilização da aritmética computacional para criptografia de chave pública (PKC Public-Key Cryptography) e investiga alternativas ao nível da arquitetura de sistema criptográfico em hardware que podem conduzir a uma redução no consumo de energia, considerando o baixo consumo de potência e o alto desempenho em dispositivos portáteis com energia limitada. A maioria desses dispositivos é alimentada por bateria. Embora o desempenho e a área de circuitos consistem desafios para o projetista de hardware, baixo consumo de energia se tornou uma preocupação em projetos de sistema críticos. A criptografia de chave pública é baseada em funções aritméticas como a exponenciação e multiplicação módulo. PKC prove um esquema de troca de chaves autenticada por meio de uma rede insegura entre duas entidades e fornece uma solução de grande segurança para a maioria das aplicações que devem trocar informações sensíveis. Multiplicação em módulo é largamente utilizada e essa operação aritmética é mais complexa porque os operandos são números extremamente grandes. Assim, métodos computacionais para acelerar as operações, reduzir o consumo de energia e simplificar o uso de tais operações, especialmente em hardware, são sempre de grande valor para os sistemas que requerem segurança de dados. Hoje em dia, um dos mais bem sucedidos métodos de multiplicação em módulo é a multiplicação de Montgomery. Os esforços para melhorar este método são sempre de grande importância para os projetistas de hardware criptográfico e de segurança em sistemas embarcados. Esta pesquisa trata de algoritmos para criptografia de baixo consumo de energia. Abrange as operações necessárias para implementações em hardware da exponenciação e da multiplicação em módulo. Em particular, esta tese propõe uma nova arquitetura para a multiplicação em módulo chamado \"Parallel k-Partition Montgomery Multiplication\" e um projeto inovador em hardware para calcular a exponenciação em módulo usando o sistema numérico por resíduos (RNS). / This thesis studies the use of computer arithmetic for Public-Key Cryptography (PKC) and investigates alternatives on the level of the hardware cryptosystem architecture that can lead to a reduction in the energy consumption by considering low power and high performance in energy-limited portable devices. Most of these devices are battery powered. Although performance and area are the two main hardware design goals, low power consumption has become a concern in critical system designs. PKC is based on arithmetic functions such as modular exponentiation and modular multiplication. It produces an authenticated key-exchange scheme over an insecure network between two entities and provides the highest security solution for most applications that must exchange sensitive information. Modular multiplication is widely used, and this arithmetic operation is more complex because the operands are extremely large numbers. Hence, computational methods to accelerate the operations, reduce the energy consumption, and simplify the use of such operations, especially in hardware, are always of great value for systems that require data security. Currently, one of the most successful modular multiplication methods is Montgomery Multiplication. Efforts to improve this method are always important to designers of dedicated cryptographic hardware and security in embedded systems. This research deals with algorithms for low-power cryptography. It covers operations required for hardware implementations of modular exponentiation and modular multiplication. In particular, this thesis proposes a new architecture for modular multiplication called Parallel k-Partition Montgomery Multiplication and an innovative hardware design to perform modular exponentiation using Residue Number System (RNS).

Esta tese estuda a utilização da aritmética computacional para criptografia de chave pública (PKC Public-Key Cryptography) e investiga alternativas ao nível da arquitetura de sistema criptográfico em hardware que podem conduzir a uma redução no consumo de energia, considerando o baixo consumo de potência e o alto desempenho em dispositivos portáteis com energia limitada. A maioria desses dispositivos é alimentada por bateria. Embora o desempenho e a área de circuitos consistem desafios para o projetista de hardware, baixo consumo de energia se tornou uma preocupação em projetos de sistema críticos. A criptografia de chave pública é baseada em funções aritméticas como a exponenciação e multiplicação módulo. PKC prove um esquema de troca de chaves autenticada por meio de uma rede insegura entre duas entidades e fornece uma solução de grande segurança para a maioria das aplicações que devem trocar informações sensíveis. Multiplicação em módulo é largamente utilizada e essa operação aritmética é mais complexa porque os operandos são números extremamente grandes. Assim, métodos computacionais para acelerar as operações, reduzir o consumo de energia e simplificar o uso de tais operações, especialmente em hardware, são sempre de grande valor para os sistemas que requerem segurança de dados. Hoje em dia, um dos mais bem sucedidos métodos de multiplicação em módulo é a multiplicação de Montgomery. Os esforços para melhorar este método são sempre de grande importância para os projetistas de hardware criptográfico e de segurança em sistemas embarcados. Esta pesquisa trata de algoritmos para criptografia de baixo consumo de energia. Abrange as operações necessárias para implementações em hardware da exponenciação e da multiplicação em módulo. Em particular, esta tese propõe uma nova arquitetura para a multiplicação em módulo chamado \"Parallel k-Partition Montgomery Multiplication\" e um projeto inovador em hardware para calcular a exponenciação em módulo usando o sistema numérico por resíduos (RNS). / This thesis studies the use of computer arithmetic for Public-Key Cryptography (PKC) and investigates alternatives on the level of the hardware cryptosystem architecture that can lead to a reduction in the energy consumption by considering low power and high performance in energy-limited portable devices. Most of these devices are battery powered. Although performance and area are the two main hardware design goals, low power consumption has become a concern in critical system designs. PKC is based on arithmetic functions such as modular exponentiation and modular multiplication. It produces an authenticated key-exchange scheme over an insecure network between two entities and provides the highest security solution for most applications that must exchange sensitive information. Modular multiplication is widely used, and this arithmetic operation is more complex because the operands are extremely large numbers. Hence, computational methods to accelerate the operations, reduce the energy consumption, and simplify the use of such operations, especially in hardware, are always of great value for systems that require data security. Currently, one of the most successful modular multiplication methods is Montgomery Multiplication. Efforts to improve this method are always important to designers of dedicated cryptographic hardware and security in embedded systems. This research deals with algorithms for low-power cryptography. It covers operations required for hardware implementations of modular exponentiation and modular multiplication. In particular, this thesis proposes a new architecture for modular multiplication called Parallel k-Partition Montgomery Multiplication and an innovative hardware design to perform modular exponentiation using Residue Number System (RNS).

Submitted by Emanuel Varela Cardoso (emanuel.varela@ufcg.edu.br) on 2018-05-07T20:16:46Z No. of bitstreams: 1 ANTONIO ISAAC LUNA DE LACERDA – TESE (PPGEE) 2016.pdf: 20857733 bytes, checksum: 28767af2f770d3e0a8b3544e02207602 (MD5) / Made available in DSpace on 2018-05-07T20:16:46Z (GMT). No. of bitstreams: 1 ANTONIO ISAAC LUNA DE LACERDA – TESE (PPGEE) 2016.pdf: 20857733 bytes, checksum: 28767af2f770d3e0a8b3544e02207602 (MD5) Previous issue date: 2016-04-29 / A cont abilidade do equipamento de acionamento estático é extremamente importante do ponto de vista e ficiência energética. A detecção da falha é necessária para preservar o desempenho do conversor por um maior tempo possível. Este trabalho investiga a capacidade de tolerância a falhas do inversor e retifi cador ANPC (Active Neutral Point Clamped ) de três níveis modi ficado, quando suas chaves são submetidas a falhas de circuito aberto e curto circuito. Com o objetivo de melhorar o comportamento do conversor quando da falha de uma chave, foram introduzidos tiristores adicionais, um para cada chave do braço do inversor, e fusíveis em série com as chaves de grampeamento. São apresentados métodos para detecção e identi ficação de falhas juntamente com esquemas de reconfi gurações para trinta tipos de falhas. Resultados de simulação e experimentais corroboram os estudo teóricos de operação dos conversores. Os resultados de simulação são obtidos a partir do software PSIM, enquanto os resultados experimentais são obtidos a partir de uma plataforma de desenvolvimento experimental controlado pelo processador digital de sinais TMS320F28335. / The power electronics equipment reliability is a very important aspect from the energy e -ciency point of view. So, fault detection and its compensation, becomes extremely necessary for maintaining the process under fault condition near normal operation for a period of time as long as possible. This work investigates the fault-tolerant capacity of a modi ed three-level ANPC (Active Neutral Point Clamped) inverter and recti er when its switches are submitted to open and short-circuit failures. Additional thyristors, one for each inverter main switch, and fuses in series with the clamping switches have been introduced in order to improve the converter behavior when a switch fails. Fault detection and identi cation methods are presented together with con gured schemes for thirty types of failures. Simulation and experimental results are presented in order to con rm the validity of the proposed solutions, the simulation results are obtained from the software PSIM, whereas the experimental results are obtained from one experimental development platform controlled by a digital signal processor TMS320F28335.