SILVEIRA, J. A. N. Pré-processamento de cenários para reconfiguração de roteamento eficiente em MPSOC baseado em NoC tolerante a falhas. 2015. 86 f. Tese (Doutorado em Engenharia de Teleinformática) – Centro de Tecnologia, Universidade Federal do Ceará, Fortaleza, 2015. / Submitted by Marlene Sousa (mmarlene@ufc.br) on 2015-10-09T14:20:35Z No. of bitstreams: 1 2015_tese_jansilveira.pdf: 2586375 bytes, checksum: a9fba4ff689db3af8a0aa7785e038080 (MD5) / Approved for entry into archive by Marlene Sousa(mmarlene@ufc.br) on 2015-10-09T15:40:52Z (GMT) No. of bitstreams: 1 2015_tese_jansilveira.pdf: 2586375 bytes, checksum: a9fba4ff689db3af8a0aa7785e038080 (MD5) / Made available in DSpace on 2015-10-09T15:40:52Z (GMT). No. of bitstreams: 1 2015_tese_jansilveira.pdf: 2586375 bytes, checksum: a9fba4ff689db3af8a0aa7785e038080 (MD5) Previous issue date: 2015-09-30 / The latest technologies of integrated circuit manufacturing allow billions of transistors to be arranged on a single chip, enabling us to implement a complex parallel system, which requires a communications architecture with high scalability and high degree of parallelism, such as a Network-on-Chip (NoC). These technologies are very close to physical limitations, which increases the quantity of faults in circuit manufacturing and at runtime. Therefore, it is essential to provide a method for fault recovery that would enable the NoC to operate in the presence of faults and still ensure deadlock-free routing. The preprocessing of the most probable fault scenarios allows us to anticipate the calculation of deadlock-free routing, reducing the time that is necessary to interrupt the system during a fault occurrence. This work proposes a technique that employs the preprocessing of fault scenarios based on forecasting fault tendencies, which is performed with a fault threshold circuit operating in agreement with high-level software. The technique encompasses methods for dissimilarity analysis of scenarios based on cross-correlation measurements of fault link matrices, which allow us to define a reduced and efficient set of fault coverage scenarios. Experimental results employing RTL simulation with synthetic traffic prove the quality of the analytic metrics that are used to select the preprocessed scenarios. Furthermore, the experiments show the efficacy and efficiency of the proposed dissimilarity methods, quantifying the latency penalization when using the coverage scenarios approach / As últimas tecnologias de fabricação de circuitos integrados habilitam bilhões de transistores a serem postos em um único chip, permitindo implementar um sistema paralelo complexo, o qual requer uma arquitetura de comunicação que tenha grande escalabilidade e alto grau de paralelismo, tal como uma rede intrachip, em inglês, Network-on-Chip (NoC). Estas tecnologias estão muito próximas de limitações físicas, aumentando a quantidade de falhas na fabricação dos circuitos e em tempo de operação. Portanto, é essencial fornecer um método para recuperação de falha que permita a NoC operar na presença de falhas e ainda garantir roteamento livre de deadlock. O pré-processamento de cenários de falha mais prováveis permite antecipar o cálculo de rotas livres de deadlock, reduzindo o tempo necessário para interromper o sistema durante a ocorrência de uma falha. Esta tese propõe uma técnica que emprega o pré-processamento de cenários de falha baseado na previsão de tendência de falhas, a qual é realizada com um circuito de limiar de falha operando em conjunto com um software de alto nível. A técnica contempla análises de métodos de dissimilaridade de cenários baseadas na correlação cruzada de matrizes bidimensionais de conexões com falha, que permite definir um conjunto reduzido e eficiente de cenários de cobertura de falhas. Resultados experimentais, empregando simulação com precisão em nível de ciclo e tráfego sintético, provam a qualidade das métricas analíticas usadas para selecionar os cenários pré-processados. Além do mais, os experimentos mostraram a eficácia e eficiência dos métodos de dissimilaridades propostos, quantificando a penalização de latência no uso da abordagem de cenários de cobertura

nÃo hà / The latest technologies of integrated circuit manufacturing allow billions of transistors to be arranged on a single chip, enabling us to implement a complex parallel system, which requires a communications architecture with high scalability and high degree of parallelism, such as a Network-on-Chip (NoC). These technologies are very close to physical limitations, which increases the quantity of faults in circuit manufacturing and at runtime. Therefore, it is essential to provide a method for fault recovery that would enable the NoC to operate in the presence of faults and still ensure deadlock-free routing. The preprocessing of the most probable fault scenarios allows us to anticipate the calculation of deadlock-free routing, reducing the time that is necessary to interrupt the system during a fault occurrence. This work proposes a technique that employs the preprocessing of fault scenarios based on forecasting fault tendencies, which is performed with a fault threshold circuit operating in agreement with high-level software. The technique encompasses methods for dissimilarity analysis of scenarios based on cross-correlation measurements of fault link matrices, which allow us to define a reduced and efficient set of fault coverage scenarios. Experimental results employing RTL simulation with synthetic traffic prove the quality of the analytic metrics that are used to select the preprocessed scenarios. Furthermore, the experiments show the efficacy and efficiency of the proposed dissimilarity methods, quantifying the latency penalization when using the coverage scenarios approach. / As Ãltimas tecnologias de fabricaÃÃo de circuitos integrados habilitam bilhÃes de transistores a serem postos em um Ãnico chip, permitindo implementar um sistema paralelo complexo, o qual requer uma arquitetura de comunicaÃÃo que tenha grande escalabilidade e alto grau de paralelismo, tal como uma rede intrachip, em inglÃs, Network-on-Chip (NoC). Estas tecnologias estÃo muito prÃximas de limitaÃÃes fÃsicas, aumentando a quantidade de falhas na fabricaÃÃo dos circuitos e em tempo de operaÃÃo. Portanto, à essencial fornecer um mÃtodo para recuperaÃÃo de falha que permita a NoC operar na presenÃa de falhas e ainda garantir roteamento livre de deadlock. O prÃ-processamento de cenÃrios de falha mais provÃveis permite antecipar o cÃlculo de rotas livres de deadlock, reduzindo o tempo necessÃrio para interromper o sistema durante a ocorrÃncia de uma falha. Esta tese propÃe uma tÃcnica que emprega o prÃ-processamento de cenÃrios de falha baseado na previsÃo de tendÃncia de falhas, a qual à realizada com um circuito de limiar de falha operando em conjunto com um software de alto nÃvel. A tÃcnica contempla anÃlises de mÃtodos de dissimilaridade de cenÃrios baseadas na correlaÃÃo cruzada de matrizes bidimensionais de conexÃes com falha, que permite definir um conjunto reduzido e eficiente de cenÃrios de cobertura de falhas. Resultados experimentais, empregando simulaÃÃo com precisÃo em nÃvel de ciclo e trÃfego sintÃtico, provam a qualidade das mÃtricas analÃticas usadas para selecionar os cenÃrios prÃ-processados. AlÃm do mais, os experimentos mostraram a eficÃcia e eficiÃncia dos mÃtodos de dissimilaridades propostos, quantificando a penalizaÃÃo de latÃncia no uso da abordagem de cenÃrios de cobertura.

Submitted by Automa??o e Estat?stica (sst@bczm.ufrn.br) on 2017-04-03T19:37:47Z No. of bitstreams: 1 JonathanWanderleyDeMesquita_DISSERT.pdf: 4388700 bytes, checksum: c184689f12b45cb2f335af3627f06a1b (MD5) / Approved for entry into archive by Arlan Eloi Leite Silva (eloihistoriador@yahoo.com.br) on 2017-04-05T18:37:56Z (GMT) No. of bitstreams: 1 JonathanWanderleyDeMesquita_DISSERT.pdf: 4388700 bytes, checksum: c184689f12b45cb2f335af3627f06a1b (MD5) / Made available in DSpace on 2017-04-05T18:37:56Z (GMT). No. of bitstreams: 1 JonathanWanderleyDeMesquita_DISSERT.pdf: 4388700 bytes, checksum: c184689f12b45cb2f335af3627f06a1b (MD5) Previous issue date: 2016-12-08 / Durante o projeto de arquiteturas multiprocessadas, a etapa de explora??o do espa?o de projeto pode ser auxiliada por ferramentas que aceleram o processo. O projeto de uma arquitetura com comunica??o baseada em rede-em-chip, usualmente considera topologias regulares, e de car?ter gen?rico, desconsiderando uma eventual irregularidade no padr?o de comunica??o entre os elementos interligados. Projetos heterog?neos necessitam de solu??es de comunica??o ad-hoc, onde a explora??o manual do espa?o de projeto se torna invi?vel, dada a sua complexidade. O presente trabalho prop?e uma rede em chip de topologia irregular, capaz de ter bons desempenhos (pr?ximo ao desempenho de uma rede conectada segundo o grafo da aplica??o), por meio de um processo de comunica??o baseado em tabelas de roteamento. Tamb?m, uma ferramenta de explora??o em alto n?vel utilizando Algoritmo Gen?tico, capaz de encontrar redes UTNoCs com n?mero reduzido de conex?es, e auxiliando em decis?es de projetos destas redes. Resultados obtidos corroboram o trabalho, obtendo redes UTNoCs com desempenhos pr?ximos aos de redes conectadas segundo os grafos de suas aplica??es, e com redu??o no n?mero de conex?es de at? 54%, representando uma redu??o significativa de ?rea e consumo de energia. / During the design of multiprocessor architectures, the design space exploration step may be aided by tools that assist and accelerate this process. The project of architectures whose communications are based on Networks-on-Chip (NoCs), usually relies on regular topologies, disregarding a possible irregularity in the communication pattern between the interconnected elements. The present work proposes an irregular topology chip network, capable of having good performance (close to the performance of a network connected according to the application graph), through a communication process based on routing tables. The work proposes also a high-level exploration tool using Genetic Algorithm, able to find UTNoC networks with reduced number of connections, and assisting in the design decisions of these networks. The obtained Results show that it?s possible to obtain UTNoC networks with performances close to the performance of networks connected according to the graphs of their applications, and with a reduction in the number of connections of up to 54%, representing a significant reduction of area and energy consumption.