La progressivité du claquage des oxydes de grille d'épaisseurs inférieures à 20 nm permet d'envisager une prolongation de la durée de vie des circuits. Cet enjeu majeur de la fiabilité contemporaine requiert des modèles adaptés afin de contrôler la variabilité des paramètres induites par le claquage. Après avoir étudié l'impact d'une fuite de courant sur une couche chargée, nous avons mis au point un modèle bas niveau de simulation par éléments finis, capable de reproduire la dérive des paramètres mesurée sur des dispositifs du nœud 45 nm. Des lois empiriques de ces dérives ont été injectées dans un modèle compact du transistor dégradé, simplifié par nos observations originales de la dépolarisation du canal et de la répartition des courants. Finalement nous avons simulé l'impact du claquage sur le fonctionnement de circuits simples et estimés la dérive de leurs paramètres tels que l'augmentation de la consommation due au claquage.

La progressivité du claquage des oxydes de grille d'épaisseurs inférieures à 20 nm permet d'envisager une prolongation de la durée de vie des circuits. Cet enjeu majeur de la fiabilité contemporaine requiert des modèles adaptés afin de contrôler la variabilité des paramètres induites par le claquage. Après avoir étudié l'impact d'une fuite de courant sur une couche chargée, nous avons mis au point un modèle bas niveau de simulation par éléments finis, capable de reproduire la dérive des paramètres mesurée sur des dispositifs du nœud 45 nm. Des lois empiriques de ces dérives ont été injectées dans un modèle compact du transistor dégradé, simplifié par nos observations originales de la dépolarisation du canal et de la répartition des courants. Finalement nous avons simulé l'impact du claquage sur le fonctionnement de circuits simples et estimés la dérive de leurs paramètres tels que l'augmentation de la consommation due au claquage. / Breakdown (BD) progressivity for oxides thicker than 20nm may allow circuit lifetime extension; for design purpose and reliability questions, it is now very important to include soft BD failure in compact models in order to predict circuit's parameters variability. After studying the impact of current leakage on a charged layer, we set up a low level simulation model, able to reproduce parameters deviation measured on MOSFET from the 45nm node. Empirical laws of parameter's variability due to this degradation have been used to build up a compact model of damaged device. Our observations have allowed several improvements of BD understanding and led to major simplifications in BD compact modelling. Our simulations of small circuits show a good agreement with published measures and allow an estimation of BD impact on circuits, such as circuit's parameters deviation and power consumption increase estimation.

La thèse intitulée "Conception, caractérisation et optimisation d’un transistor à effet de champ haute tension en Carbure de Silicium (SiC) et de leur diode associée", s’est déroulée au sein du laboratoire AMPERE sous la direction du Prof. D. PLANSON. Des premiers démonstrateurs de JFET ont été réalisés. Le blocage du JFET n'est pas efficace, ceci étant lié aux difficultés de réalisation technologique. Le premier travail a consisté en leur caractérisation précise puis en leur simulation, en tenant compte des erreurs de processus de fabrication. Ensuite, un nouveau masque a été dessiné en tenant en compte des problèmes technologiques identifiés. Les performances électriques de la nouvelle génération du composant ont ainsi démontré une amélioration importante au niveau de la tenue en tension. Dans le même temps, de nouveaux problèmes se sont révélés, qu’il sera nécessaire de résoudre dans le cadre de travaux futurs. Par ailleurs, les aspects de tenue en court-circuit des JFETs en SiC commercialement disponibles ont été étudiés finement. Les simulations électrothermiques par TCAD ont révélé les modes de défaillances. Ceci a permis d'établir finalement des modèles physiques valables pour les JFETs en SiC. / Silicon carbide (SiC) has higher critical electric field for breakdown and lower intrinsic carrier concentration than silicon, which are very attractive for high power and high temperature power electric applications. In this thesis, a new 3.3kV/20A SiC-4H JFET is designed and fabricated for motor drive (330kW). This breakdown voltage is beyond the state of art of the commercial unipolar SiC devices. The first characterization shows that the breakdown voltage is lower (2.5kV) than its theoretical value. Also the on-state resistance is more important than expected. By means of finite element simulation the origins of the failure are identified and then verified by optical analysis. Hence, a new layout is designed followed by a new generation of SiC-4H JFET is fabricated. Test results show the 3.3kV JFET is developed successfully. Meanwhile, the electro-thermal mechanism in the SiC JFETs under short circuit is studied by means of TCAD simulation. The commercial 1200V SIT (USCi) and LV-JFET (Infineon) are used as sample. A hotspot inside the structures is observed. And the impact the bulk thickness and the canal doping on the short circuit capability of the devices are shown. The physical models validated by this study will be used on our 3.3kV once it is packaged.