Cette étude porte sur l'intégration hybride de transistors à un électron (single-electron transistor, SET) dans un noeud technologique CMOS. Les SETs présentent de forts potentiels, en particulier en termes d'économies d'énergies, mais ne peuvent complètement remplacer le CMOS dans les circuits électriques. Cependant, la combinaison des composants SETs et MOS permet de pallier à ce problème, ouvrant la voie à des circuits à très faible puissance dissipée, et à haute densité d'intégration. Cette thèse se propose d'employer pour la réalisation de SETs dans le back-end-of-line (BEOL), c'est-à-dire dans l'oxyde encapsulant les CMOS, le procédé de fabrication nanodamascène, mis au point par C. Dubuc. Les avantages de ce procédé sont triples : capacité de créer des dispositifs SETs à large marge d'opération, répétabilité élevée, et compatibilité potentielle avec une fabrication en BEOL. Ce dernier point est particulièrement important. En effet, il ouvre la voie à la fabrication de nombreuses couches de SETs empilées les unes sur les autres et formant ainsi des circuits 3D, réalisées au-dessus d'une couche de CMOS. Ceci permettrait d'apporter une forte valeur ajoutée aux plaques de CMOS existantes. On présentera les réalisations obtenues par une adaptation du procédé nanodamascène à une fabrication en BEOL, en mettant en avant les limites rencontrées, et les perspectives d'améliorations. Des caractérisations électriques des dispositifs seront aussi présentées. Elles démontrent la fonctionnalité des dispositifs créés, et valident le transfert avec succès de la méthode nanodamascène à une fabrication en BEOL. Elles ont aussi permis d'identifier la présence d'un nombre élevé de pièges au coeur des dispositifs fabriqués. L'étude du potentiel des SETs fabriqués pour la réalisation de circuits hybride SET-CMOS a été faite au travers de simulations. D a ainsi été possible d'identifier les pistes à privilégier pour les réalisations futures de circuits hybrides.

Dans le cadre de ce travail de doctorat, nous avons mis au point un nouveau microscope à balayage à transistor à électron unique (SET) qui fonctionne à très basse température (T = 50 mK) et à champs magnétiques intenses (18 T). Un SET se compose d'un petit îlot métallique relié aux électrodes de source et de drain par deux jonctions tunnel. En régime de blocage de Coulomb à basse température (T < 5 K), un champ électrique externe règle le courant circulant dans le SET. De plus, de petites variations du champ électrique entraînent de grandes variations du courant SET, ce qui fait de l'appareil un détecteur de charge très sensible, capable de détecter des charges inférieures à 0,01e. Ainsi, lorsque le SET scanne au-dessus d'une surface, il cartographie les propriétés électrostatiques de l'échantillon. Cependant, la mise en œuvre d'un microscope à balayage SET est extrêmement difficile car il combine la microscopie à sonde à balayage, les basses températures et les dispositifs nanoscopiques très sensibles. Pour cette raison, seuls quelques groupes ont réussi sa réalisation. Nos choix technologiques pour construire le microscope améliorent certains aspects par rapport aux instruments déjà existants.La percée est que nous fabriquons la sonde SET en utilisant des techniques lithographiques standard sur des plaquettes commerciales de silicium. C'est pourquoi il est possible de fabriquer des sondes SET par lots. De plus, grâce à une combinaison de techniques de découpage et de gravure, le SET est conçu très près du bord du substrat de Si (< 1 micromètre ). De cette façon, le SET peut être approché à quelques nanomètres de la surface de l'échantillon au moyen d'un contrôle de distance de force atomique. De plus, une électrode de grille fabriquée sur la sonde à proximité de l'îlot peut être utilisée pour régler le point de fonctionnement du SET. Une nouveauté de notre instrument est qu'avec cet électrode de grille et une boucle de rétroaction, nous avons cartographié directement le champ électrique local. Nous démontrons cette nouvelle méthode de balayage par rétroaction en imaginant un réseau interdigité d'électrodes à l'échelle nanométrique. De plus, le SET est un outil idéal pour l'étude de la localisation d'états électroniques. À l'avenir, notre microscope sera utilisé pour l'étude des systèmes d'électrons bidimensionnels en régime de l'effet Hall quantique, des isolants topologiques et de la transition métal-isolant. / In this doctoral work, we have developed a new scanning single electron transistor (SET) microscope that works at very low temperatures (T = 50 mK) and high magnetic fields (B = 18 T). A SET consists of a small metallic island connected to source and drain electrodes through two tunnel junctions. In the Coulomb blockade regime at low temperature regime (T 5 K), an external electric field tunes the current circulating through the SET. In addition,small electric field variations lead to large SET current changes that makes the device a highly sensitive charge detector, able to detect charges smaller than 0.01 e. Thus, when the SET scans above a surface, it maps the electrostatic properties of the sample. However, the implementation of a scanning SET microscope is extremely challenging since it combines scanning probe microscopy, low temperatures and sensitive nanoscopic devices. For thisreason, only a few groups have succeeded its realization. Our technological choices to build the microscope improve certain aspects with respect to the already existing instruments. The breakthrough is that we fabricate the SET probe using standard lithographic techniques on commercial silicon wafers.For that reason, batch fabrication of SET probes is possible. Furthermore, by a combination of dicing and etching techniques, the SET is engineered extremely close to the edge of the Si chip (< 1 micrometer). In this way, the SET can be approached to a few nanometer from the sample surface by means of a atomic force distance control. Additionally, an on-probe gate electrode fabricated close to the island can be used to tune the operating point of the SET. Anovelty of our instrument is that with this on-probe gate and a feedback loop we have been able to map directly the local electric field. We demonstrate this new feedback scanning method by imaging an interdigitated array of nanometer scale electrodes. Moreover, the SET is an ideal tool for the study of the localization of electronic states. In the future, our scanning SET will be used for the study of two-dimensional electron systems in the quantum Hall regime, topological insulators and the metal insulator transition.

Cette étude porte sur l'intégration hybride de transistors à un électron (single-electron transistor, SET) dans un noeud technologique CMOS. Les SETs présentent de forts potentiels, en particulier en termes d'économies d'énergies, mais ne peuvent complètement remplacer le CMOS dans les circuits électriques. Cependant, la combinaison des composants SETs et MOS permet de pallier à ce problème, ouvrant la voie à des circuits à très faible puissance dissipée, et à haute densité d'intégration. Cette thèse se propose d'employer pour la réalisation de SETs dans le back-end-of-line (BEOL), c'est-à-dire dans l'oxyde encapsulant les CMOS, le procédé de fabrication nanodamascène, mis au point par C. Dubuc.

Résumé: Aujourd’hui plusieurs obstacles technologiques et limitations physiques s’opposent à la poursuite de la miniaturisation de la technologie CMOS : courants de fuite, effet de canal court, effet de porteurs chauds et fiabilité des oxydes de grille. Le transistor à un électron (SET) fait partie des composants émergents candidats pour remplacer les transistors CMOS ou pour constituer une technologie complémentaire à celle-ci. Ce travail de thèse traite de l’amélioration des caractéristiques électriques du transistor à un électron en optimisant ses jonctions tunnel. Cette optimisation commence tout d’abord par une étude des modes de conduction à travers la jonction tunnel. Elle se conclut par le développement d’une jonction tunnel optimisée basée sur un empilement de matériaux diélectriques (principalement Al[indice inférieur 2]O[indice inférieur 3], H[florin]O[indice inférieur 2] et TiO[indice inférieur 2]) ayant des propriétés différentes en termes de hauteurs de barrières et de permittivités relatives. Ce manuscrit présente, la formulation des besoins du SET et de ses jonctions tunnel, le développement d’outils de simulation appropriés - basés sur les Matrices de transmission - pour la simulation du courant des jonctions tunnel du SET, l’identification des stratégies d’optimisation de ces dernières, grâce aux simulations et finalement l’étude expérimentale et l’intégration technologique des jonctions tunnel optimisées dans le procédé de fabrication de SET métallique en utilisant la technique de dépôt par couches atomiques (ALD). Ces travaux nous ont permis de prouver l’intérêt majeur de l’ingénierie des jonctions tunnel du SET pour accroitre son courant à l’état passant, réduire son courant de fuite et étendre son fonctionnement à des températures plus élevées. / Abstract: Today, several technological barriers and physical limitations arise against the miniaturization of the CMOS: leakage current, short channel effects, hot carrier effect and the reliability of the gate oxide. The single electron transistor (SET) is one of the emerging components most capable of replacing CMOS technology or provide it with complementary technology. The work of this thesis deals with the improvement of the electrical characteristics of the single electron transistor by optimizing its tunnel junctions. This optimization initially starts with a study of conduction modes through the tunnel junction. It concludes with the development of an optimized tunnel junction based on a stack of dielectric materials (mainly Al[subscript 2]O[subscript 3], H[florin]O[subscript 2] and TiO[subscript 2]), having different properties in terms of barrier heights and relative permittivities. This document, therefore, presents the theoretical formulation of the SET’s requirements and of its tunnel junctions, the development of appropriate simulation tools - based on the transmission matrix model- for the simulation of the SET tunnel junctions current, the identification of tunnel junctions optimization strategies from the simulations results and finally the experimental study and technological integration of the optimized tunnel junctions into the metallic SET fabrication process using the atomic layer deposition (ALD) technique. This work allowed to démonstrate the significance of SET tunnel junctions engineering in order to increase its operating current while reducing leakage and improving its operation at higher temperatures.

Cette étude porte sur l’intégration hybride de transistors à un électron (single-electron transistor, SET) dans un noeud technologique CMOS. Les SETs présentent de forts potentiels, en particulier en termes d’économies d’énergies, mais ne peuvent complètement remplacer le CMOS dans les circuits électriques. Cependant, la combinaison des composants SETs et MOS permet de pallier à ce problème, ouvrant la voie à des circuits à très faible puissance dissipée, et à haute densité d’intégration. Cette thèse se propose d’employer pour la réalisation de SETs dans le back-end-of-line (BEOL), c'est-à-dire dans l’oxyde encapsulant les CMOS, le procédé de fabrication nanodamascène, mis au point par C. Dubuc. / This study deals with the hybrid integration of Single Electron Transistors (SET) on a CMOS technology node. SET devices present high potentiels, particularly in terms of energy efficiency, but can't completely replace CMOS in electrical circuits. However, SETs and CMOS devices combination can solve this issue, opening the way toward very low operating power circuits, and high integration density. This thesis proposes itself to use for Back-End-Of-Line (BEOL) SETs realization, meaning in the oxide encapsulating CMOS, the nanodamascene fabrication process devised by C. Dubuc.

Aujourd’hui plusieurs obstacles technologiques et limitations physiques s’opposent à la poursuite de la miniaturisation de la technologie CMOS : courants de fuite, effet de canal court, effet de porteurs chauds et fiabilité des oxydes de grille. Le transistor à un électron (SET) fait partie des composants émergents candidats pour remplacer les transistors CMOS ou pour constituer une technologie complémentaire à celle-ci. Ce travail de thèse traite de l’amélioration des caractéristiques électriques du transistor à un électron en optimisant ses jonctions tunnel. Cette optimisation commence tout d’abord par une étude des modes de conduction à travers la jonction tunnel. Elle se conclut par le développement d’une jonction tunnel optimisée basée sur un empilement de matériaux diélectriques (principalement Al2O3, HfO2 et TiO2) ayant des propriétés différentes en termes de hauteurs de barrières et de permittivités relatives. Ce manuscrit présente, la formulation des besoins du SET et de ses jonctions tunnel, le développement d’outils de simulation appropriés - basés sur les matrices de transmission - pour la simulation du courant des jonctions tunnel du SET, l’identification des stratégies d’optimisation de ces dernières, grâce aux simulations et finalement l’étude expérimentale et l’intégration technologique des jonctions tunnel optimisées dans le procédé de fabrication de SET métallique en utilisant la technique de dépôt par couches atomiques (ALD). Ces travaux nous ont permis de prouver l’intérêt majeur de l’ingénierie des jonctions tunnel du SET pour accroitre son courant à l’état passant, réduire son courant de fuite et étendre son fonctionnement à des températures plus élevées. / Today, several technological barriers and physical limitations arise against the miniaturization of the CMOS: leakage current, short channel effects, hot carrier effect and the reliability of the gate oxide. The single electron transistor (SET) is one of the emerging components most capable of replacing CMOS technology or provide it with complementary technology. The work of this thesis deals with the improvement of the electrical characteristics of the single electron transistor by optimizing its tunnel junctions. This optimization initially starts with a study of conduction modes through the tunnel junction. It concludes with the development of an optimized tunnel junction based on a stack of dielectric materials (mainly Al2O3, HfO2 and TiO2), having different properties in terms of barrier heights and relative permittivities. This document, therefore, presents the theoretical formulation of the SET’s requirements and of its tunnel junctions, the development of appropriate simulation tools - based on the transmission matrix model- for the simulation of the SET tunnel junctions current, the identification of tunnel junctions optimization strategies from the simulations results and finally the experimental study and technological integration of the optimized tunnel junctions into the metallic SET fabrication process using the atomic layer deposition (ALD) technique. This work allowed to demonstrate the significance of SET tunnel junctions engineering in order to increase its operating current while reducing leakage and improving its operation at higher temperatures.

L'étude de contacts atomiques ajustables est rendue possible par la réalisation de jonctions à cassure. Ce type de structure est constitué d'un conducteur métallique, tel que l'aluminium ou l'or, déposé sur un substrat, et dans lequel une constriction localement sous-gravée forme un pont suspendu. En déformant le substrat, cette constriction est étirée de façon contrôlée. De cette manière l'étirement de la jonction peut être stabilisé au stade d'un contact de taille atomique. Le travail de recherche présenté ici est scindé en deux parties. D'une part, des jonctions à cassure simples en aluminium sur substrat en bronze ont été étudiées aux très basses températures. A l'aide du phénomène de réflexions d'Andreev nous arrivons à la conclusion que l'aluminium, à l'inverse de l'or, ne forme pas de chaînes monoatomiques plus longues qu'un dimère. Une structure double de type transistor à un électron (SET) a également été mesurée aux très basses températures. D'autre part, un système composé d'une ou de deux jonctions à cassure sur membranes fines en silicium monocrystallin a été développé et caractérisé à température ambiante. Ce système constitue un nanosystème électromécanique, ou NEMS, intégrable en technologie silicium. Des membranes, d'une épaisseur de 340 nm seulement, ont été fabriquées à partir de substrats SOI. Les propriétés mécaniques statiques et dynamiques de ces membranes sont étudiées. Plusieurs actionnements mécaniques stables, constitués d'une pointe déplacée par un piézo, ont été développés. Ils permettent à chaque jonction à cassure sur membrane d'être adressée individuellement, y compris aux très basses températures. L'influence d'une illumination en lumière laser sur la conductance de contacts point en or est étudiée. Une augmentation de la conductance est mesurée. L'influence du substrat peut être exclue grâce à l'utilisation de membranes fines. Cet effet est relié à un phénomène de transmission assistée par photons. Dans ce travail, des jonctions à cassure, initialement développées pour la physique fondamentale, sont intégrées sur des membranes en silicium, permettant ainsi une utilisation en tant que capteurs électromécaniques.