La feuille de route d'ITRS prévoit que le nombre de processeurs dans la même puce va augmenter suivant une courbe exponentielle. Assurer la connexion entre les différents processeurs dans la même puce constitue un vrai défi quand le nombre des composants est important. L'utilisation d'un réseau sur puce est une solution efficace qui résout les problèmes des moyens classiques de connexion comme le bus et le point à point. Le réseau sur puce régulier coûte cher en termes de surface et d'énergie, c'est pourquoi la conception d'une architecture optimale représente une motivation majeure. En plus, avec la réduction de la taille des transistors, le temps de propagation dans les liens dépasse celui des portes logiques. En effet, il est indispensable de trouver de nouvelles techniques qui permettent de continuer le développement des circuits du semi conducteur. La conception 3D des circuits intégrés est une solution prometteuse qui peut réduire la longueur des liens, la surface de la puce et qui permet d'utiliser des technologies différentes dans la même architecture. Vu le manque d'implémentations réelles des architectures à base de multiprocesseurs avec la technique 3D, nous proposons dans cette thèse d'étudier les méthodologies de conception ASIC des architectures MPSOC à base du NoC 3D. Bien que les réseaux sur puce soient considérés comme une solution efficace pour le problème de connexions entre les processeurs, rares sont les travaux qui valident le NoC par une vraie implémentation sur FPGA/ASIC. Nous considérons que la validation d'un NoC par émulation nous permet de garantir la bonne fonctionnalité de notre architecture lors de l'implémentation en 3D. La technique de conception en 3D IC est confrontée à plusieurs problèmes comme le placement des connexions verticales, la dissipation de chaleur et le problème de partitionnement. Dans ce cadre, nous proposons dans cette thèse une nouvelle méthodologie de synthèse NoC 3D qui se base sur les algorithmes évolutionnaires. Nous avons implémenté une architecture MPSOC avec la technologie 3D de Tezzaron. Notre cas d'étude représente une architecture significative qui tient en considération les contraintes de la technologie 3D de Tezzaron.

Mit der Einführung des europäischen Zugsicherungssystems ETCS sind durch die umfassenden Telegrammdaten, die zwischen Zug und Strecke ausgetauscht werden, neue Herausforderungen bei der Planung, Projektierung, aber auch Prüfung und Validierung verbunden. Im Rahmen der Dissertation wird ein neuartiges Verfahren zur Validierung sicherheitskritischer Anteile von ETCS-Nachrichten entwickelt. Der Ansatz beruht auf der topologischen Aufbereitung der Nachrichteninhalte in einem vierstufigen Prozess. Das Ergebnis der Aufbereitung erlaubt sowohl den automatisierten Abgleich gegen Referenzdaten als auch eine visuelle Prüfung gegen Topologiepläne. Das Optimierungspotential des Ansatzes bei der Validierung wird im Rahmen einer Erprobung anhand realer Projektdaten bestätigt. Mit der topologischen Aufbereitung werden die komplexen Nachrichteninhalte in eine für den Prüfer erfassbare und zu den Referenzdaten vergleichbare Form überführt. Redundante Nachrichteninhalte werden im Zuge der Aufbereitung erkannt und zusammengefasst, was gleichermaßen zur Minimierung des Prüfaufwands sowie zur Erhöhung des Abdeckungsgrades beiträgt.