Las labores de organizaciones especializadas como ITU-T Video Coding Experts Group e ISO/IEC Moving Picture Experts Group han permitido el desarrollo de la codificación de video a lo largo de estos años. Durante la primera década de este siglo, el trabajo de estas organizaciones estuvo centrado en el estándar H.264/AVC; sin embargo, el incremento de servicios como transmisión de video por Internet y redes móviles así como el surgimiento de mayores resoluciones como 4k u 8k llevó al desarrollo de un nuevo estándar de codificación denominado HEVC o H.265, el cual busca representar los cuadros de video con menor información sin afectar la calidad de la imagen. El presente trabajo de tesis está centrado en el módulo de Estimación de Movimiento Fraccional el cual forma parte del codificador HEVC y presenta una elevada complejidad computacional. En este trabajo, se han tomado en cuenta las mejoras incluidas por el estándar HEVC las cuales radican en los filtros de interpolación empleados para calcular las muestras fraccionales. Para verificar el algoritmo, se realizó la implementación del mismo utilizando el entorno de programación MATLAB®. Este programa también ha permitido contrastar los resultados obtenidos por medio de la simulación de la arquitectura. Posteriormente, se diseñó la arquitectura teniendo como criterios principales la frecuencia de procesamiento así como optimizar la cantidad de recursos lógicos requeridos. La arquitectura fue descrita utilizando el lenguaje de descripción de hardware VHDL y fue sintetizada para los dispositivos FPGA de la familia Virtex los cuales pertenecen a la compañía Xilinx®. La verificación funcional fue realizada por medio de la herramienta ModelSim empleando Testbenchs. Los resultados de máxima frecuencia de operación fueron obtenidos por medio de la síntesis de la arquitectura; adicionalmente, por medio de las simulaciones se verificó la cantidad de ciclos de reloj para realizar el algoritmo. Con estos datos se puede fundamentar que la arquitectura diseñada es capaz de procesar secuencias de video HDTV (1920x1080 píxeles) a una tasa de procesamiento mayor o igual a 30 cuadros por segundo. / Tesis

El estándar HEVC (High Efficiency Video Coding por sus siglas en inglés) introduce nuevos elementos y técnicas en las diferentes etapas del codificador/decodificador, con el objetivo de conseguir mejoras significativas en la eficiencia de compresión. En relación a la fase de predicción de vectores de movimiento (MV del inglés Motion Vector), el estándar ha propuesto una técnica referida como AMVP (Advanced Motion Vector Prediction por sus siglas en inglés) que supone una mayor complejidad computacional que la fase de predicción implementada en el estándar previo (H.264/AVC), a costa de un ahorro considerable en términos de bit-rate y tiempo de ejecución. Por otro lado, algoritmos y técnicas independientes que consiguen mejoras en el software de referencia del presente estándar se han venido proponiendo en el campo de estudio; siendo uno de estos el algoritmo DSR (del inglés Dynamic Search Range) el cual responde a la determinación del rango de búsqueda y consigue una notable reducción en el tiempo de ejecución del proceso de estimación de movimiento (ME del inglés Motion Estimation). Consecuentemente, la presente propuesta plantea el desarrollo de una arquitectura en hardware (HW) de la etapa inicial del proceso ME del codificador HEVC, con la finalidad de reducir la carga computacional del mismo. Este primer paso engloba la determinación de los MVs predictores y el cálculo del rango de búsqueda. En base a ello, se ha conseguido diseñar una arquitectura que atiende a dichos procesos fundado en los algoritmos AMVP y DSR, respectivamente. Asimismo, la arquitectura propuesta resuelve problemas de dependencia presentes en la etapa inicial del ME con la etapa ME propiamente dicha, lo cual permite potenciar el desempeño general. Los resultados de síntesis demuestran que la arquitectura alcanza procesar secuencias de video con calidad ultra alta definición, referido también como UHD (siglas del término en inglés Ultra High Definition) superando los recuadros por segundo requeridos para operar en tiempo real. Específicamente, el diseño logra una tasa de procesamiento de 72 recuadros por segundo para secuencias 8K (7680x4320) con espacio de color YCbCr, en un FPGA de la familia Kintex 7. / Tesis

Las exigencias actuales en cuanto a calidad del contenido de video, a la par con el incremento del ancho de banda destinado a la transmisión de video, impulsan la necesidad de desarrollar estándares de codificación que sean más eficientes en cuanto a la calidad de reconstrucción de las imágenes decodificadas y a la cantidad de bits usados para la codificación. En este contexto, surge el nuevo estándar HEVC (High Efficiency VideoCoding) denominadoH.265[1]. Si bien el estándar HEVC ha superado enormemente a sus predecesores con la inclusión de nuevas herramientas tales como el particionamiento en bloques de dimensión variable de los cuadros de la secuencia de video, así como nuevas técnicas de predicción de vectores de movimiento como el AMVP (Advanced Motion Vector Prediction), la etapa de codificación no es del todo eficiente. Con el objetivo de mejorar la eficiencia de codificación del HEVC se incorpora la técnica de Block Merging. Esta técnica busca provechar las redundancias temporales y espaciales entre bloques de predicción vecinos, de manera que se puedan codificar en conjunto aquellos bloques que cumplan con ciertos criterios de selección [2]. Por lo tanto, el algoritmo de Block Merging tiene como finalidad encontrar, a partir de una lista de posibles candidatos, el bloque de predicción (bloque de píxeles de 8x8,16x16,32x32 o 64x64) cuyo vector de movimiento tenga asociado el mejor costo RD (Rate-Distortion). Al codificar en conjunto bloques de predicción, se evita enviar parámetros (como los vectores de movimiento) repetidas veces, logrando así una importante reducción en la cantidad de bytes a emplear durante la codificación de cuadros de video , considerando que resoluciones de 4k u 8k son cada vez más comunes en los contenidos audiovisuales[2]. El presente trabajo se enfoca en implementar la etapa de elección del mejor candidato usando el algoritmo de SATD (Sum of Absolute Transformed Differences) como parte del algoritmo de Block Merging. La arquitectura fue descrita usando Verilog-HDL y sintetizada en dispositivos FPGA (Field Programmable Gate Array) de la familia Kintex 7 de Xilinx. Por otra parte, se verificó el funcionamiento de la arquitectura mediante el uso conjunto del simulador RTL (Register Transfer Level) de la herramienta Vivado Design Suite y un software de referencia en MATLAB (Matrix Laboratory), logrando una frecuencia de operación de 263.158 MHz. Tomando en cuenta una lista de tres candidatos y un particionamiento variable con un Parámetro de Cuantizaciónn QP (Quantization Parameter) en el rango de 22 hasta 36 considerado en trabajos pasados, la tasa de procesamiento de secuencias de video 4k (3840x2160) de la presente arquitectura se encuentra en el rango de 77.30 fps hasta 145.93 fps, lo cual se ajusta a los requerimientos por parte del estándar HEVC para transmitir video en tiempo real.

El estándar HEVC (High Efficiency Video Coding por sus siglas en inglés) introduce nuevos elementos y técnicas en las diferentes etapas del codificador/decodificador, con el objetivo de conseguir mejoras significativas en la eficiencia de compresión. En relación a la fase de predicción de vectores de movimiento (MV del inglés Motion Vector), el estándar ha propuesto una técnica referida como AMVP (Advanced Motion Vector Prediction por sus siglas en inglés) que supone una mayor complejidad computacional que la fase de predicción implementada en el estándar previo (H.264/AVC), a costa de un ahorro considerable en términos de bit-rate y tiempo de ejecución. Por otro lado, algoritmos y técnicas independientes que consiguen mejoras en el software de referencia del presente estándar se han venido proponiendo en el campo de estudio; siendo uno de estos el algoritmo DSR (del inglés Dynamic Search Range) el cual responde a la determinación del rango de búsqueda y consigue una notable reducción en el tiempo de ejecución del proceso de estimación de movimiento (ME del inglés Motion Estimation). Consecuentemente, la presente propuesta plantea el desarrollo de una arquitectura en hardware (HW) de la etapa inicial del proceso ME del codificador HEVC, con la finalidad de reducir la carga computacional del mismo. Este primer paso engloba la determinación de los MVs predictores y el cálculo del rango de búsqueda. En base a ello, se ha conseguido diseñar una arquitectura que atiende a dichos procesos fundado en los algoritmos AMVP y DSR, respectivamente. Asimismo, la arquitectura propuesta resuelve problemas de dependencia presentes en la etapa inicial del ME con la etapa ME propiamente dicha, lo cual permite potenciar el desempeño general. Los resultados de síntesis demuestran que la arquitectura alcanza procesar secuencias de video con calidad ultra alta definición, referido también como UHD (siglas del término en inglés Ultra High Definition) superando los recuadros por segundo requeridos para operar en tiempo real. Específicamente, el diseño logra una tasa de procesamiento de 72 recuadros por segundo para secuencias 8K (7680x4320) con espacio de color YCbCr, en un FPGA de la familia Kintex 7.

Las labores de organizaciones especializadas como ITU-T Video Coding Experts Group e ISO/IEC Moving Picture Experts Group han permitido el desarrollo de la codificación de video a lo largo de estos años. Durante la primera década de este siglo, el trabajo de estas organizaciones estuvo centrado en el estándar H.264/AVC; sin embargo, el incremento de servicios como transmisión de video por Internet y redes móviles así como el surgimiento de mayores resoluciones como 4k u 8k llevó al desarrollo de un nuevo estándar de codificación denominado HEVC o H.265, el cual busca representar los cuadros de video con menor información sin afectar la calidad de la imagen. El presente trabajo de tesis está centrado en el módulo de Estimación de Movimiento Fraccional el cual forma parte del codificador HEVC y presenta una elevada complejidad computacional. En este trabajo, se han tomado en cuenta las mejoras incluidas por el estándar HEVC las cuales radican en los filtros de interpolación empleados para calcular las muestras fraccionales. Para verificar el algoritmo, se realizó la implementación del mismo utilizando el entorno de programación MATLAB®. Este programa también ha permitido contrastar los resultados obtenidos por medio de la simulación de la arquitectura. Posteriormente, se diseñó la arquitectura teniendo como criterios principales la frecuencia de procesamiento así como optimizar la cantidad de recursos lógicos requeridos. La arquitectura fue descrita utilizando el lenguaje de descripción de hardware VHDL y fue sintetizada para los dispositivos FPGA de la familia Virtex los cuales pertenecen a la compañía Xilinx®. La verificación funcional fue realizada por medio de la herramienta ModelSim empleando Testbenchs. Los resultados de máxima frecuencia de operación fueron obtenidos por medio de la síntesis de la arquitectura; adicionalmente, por medio de las simulaciones se verificó la cantidad de ciclos de reloj para realizar el algoritmo. Con estos datos se puede fundamentar que la arquitectura diseñada es capaz de procesar secuencias de video HDTV (1920x1080 píxeles) a una tasa de procesamiento mayor o igual a 30 cuadros por segundo.