Las labores de organizaciones especializadas como ITU-T Video Coding Experts Group e ISO/IEC Moving Picture Experts Group han permitido el desarrollo de la codificación de video a lo largo de estos años. Durante la primera década de este siglo, el trabajo de estas organizaciones estuvo centrado en el estándar H.264/AVC; sin embargo, el incremento de servicios como transmisión de video por Internet y redes móviles así como el surgimiento de mayores resoluciones como 4k u 8k llevó al desarrollo de un nuevo estándar de codificación denominado HEVC o H.265, el cual busca representar los cuadros de video con menor información sin afectar la calidad de la imagen. El presente trabajo de tesis está centrado en el módulo de Estimación de Movimiento Fraccional el cual forma parte del codificador HEVC y presenta una elevada complejidad computacional. En este trabajo, se han tomado en cuenta las mejoras incluidas por el estándar HEVC las cuales radican en los filtros de interpolación empleados para calcular las muestras fraccionales. Para verificar el algoritmo, se realizó la implementación del mismo utilizando el entorno de programación MATLAB®. Este programa también ha permitido contrastar los resultados obtenidos por medio de la simulación de la arquitectura. Posteriormente, se diseñó la arquitectura teniendo como criterios principales la frecuencia de procesamiento así como optimizar la cantidad de recursos lógicos requeridos. La arquitectura fue descrita utilizando el lenguaje de descripción de hardware VHDL y fue sintetizada para los dispositivos FPGA de la familia Virtex los cuales pertenecen a la compañía Xilinx®. La verificación funcional fue realizada por medio de la herramienta ModelSim empleando Testbenchs. Los resultados de máxima frecuencia de operación fueron obtenidos por medio de la síntesis de la arquitectura; adicionalmente, por medio de las simulaciones se verificó la cantidad de ciclos de reloj para realizar el algoritmo. Con estos datos se puede fundamentar que la arquitectura diseñada es capaz de procesar secuencias de video HDTV (1920x1080 píxeles) a una tasa de procesamiento mayor o igual a 30 cuadros por segundo. / Tesis

El estándar HEVC (High Efficiency Video Coding por sus siglas en inglés) introduce nuevos elementos y técnicas en las diferentes etapas del codificador/decodificador, con el objetivo de conseguir mejoras significativas en la eficiencia de compresión. En relación a la fase de predicción de vectores de movimiento (MV del inglés Motion Vector), el estándar ha propuesto una técnica referida como AMVP (Advanced Motion Vector Prediction por sus siglas en inglés) que supone una mayor complejidad computacional que la fase de predicción implementada en el estándar previo (H.264/AVC), a costa de un ahorro considerable en términos de bit-rate y tiempo de ejecución. Por otro lado, algoritmos y técnicas independientes que consiguen mejoras en el software de referencia del presente estándar se han venido proponiendo en el campo de estudio; siendo uno de estos el algoritmo DSR (del inglés Dynamic Search Range) el cual responde a la determinación del rango de búsqueda y consigue una notable reducción en el tiempo de ejecución del proceso de estimación de movimiento (ME del inglés Motion Estimation). Consecuentemente, la presente propuesta plantea el desarrollo de una arquitectura en hardware (HW) de la etapa inicial del proceso ME del codificador HEVC, con la finalidad de reducir la carga computacional del mismo. Este primer paso engloba la determinación de los MVs predictores y el cálculo del rango de búsqueda. En base a ello, se ha conseguido diseñar una arquitectura que atiende a dichos procesos fundado en los algoritmos AMVP y DSR, respectivamente. Asimismo, la arquitectura propuesta resuelve problemas de dependencia presentes en la etapa inicial del ME con la etapa ME propiamente dicha, lo cual permite potenciar el desempeño general. Los resultados de síntesis demuestran que la arquitectura alcanza procesar secuencias de video con calidad ultra alta definición, referido también como UHD (siglas del término en inglés Ultra High Definition) superando los recuadros por segundo requeridos para operar en tiempo real. Específicamente, el diseño logra una tasa de procesamiento de 72 recuadros por segundo para secuencias 8K (7680x4320) con espacio de color YCbCr, en un FPGA de la familia Kintex 7. / Tesis

En la actualidad, el desarrollo de sistemas que permitan la interacción ser humano - computador es un tema que es ampliamente abordado en diversas campos. Dispositivos tales como el Iphone, Ipad, la Samsung Galaxy Tab, entre otros, poseen aplicaciones de uso sencillo e intuitivo, brindando al usuario una experiencia de mayor realismo. Algunas de las aplicaciones más exitosas se dan en el sector del entretenimiento: El XBox 360, Nintendo Wii, Play Station 3 y 4 con sus diversos accesorios (cámaras, controladores, etc.) ofrecen juegos que interactuan con el ser humano en tiempo real. En medio de este contexto y conociendo del interés que existe por la investigación y desarrollo de sistemas en visión por computador, en la presente tesis se muestra el desarrollo de un sistema que permite la interacción ser humano - computador. Este sistema permite la detección y seguimiento de un objeto esférico en tiempo real, esto a través de una interfaz en la cual el usuario puede percibir el seguimiento de una esfera y cuyos movimientos son captados por una cámara de video. El planteamiento de la solución está inspirado en el sistema Play Station Move, el cual permite el seguimiento de una esfera ubicada en un controlador de movimiento, brindando al usuario una mayor sensación de realismo y control de las acciones realizadas. No obstante, y a diferencia del sistema desarrollado por Play Station, el presente estudio no hace uso de acelerómetros para el seguimiento planteado. El sistema a desarrollar opera bajo condiciones de precisión y tiempo de procesamiento que permite una interacción aceptable con el usuario, y se centra en el desarrollo e implementación de algoritmos matemáticos (en lenguaje C) en tiempo real que permiten la detección y seguimiento del objeto esférico. Para la interfaz computador - cámara de video se utiliza una librería ya existente, previamente desarrollada en el laboratorio de DSP, la cual a su vez está basada en la librería ffmpeg. / Tesis

El presente trabajo consiste en el dise˜no hardware de un extractor de endmembers para im´agenes hiperespectrales en tiempo real empleando el algoritmo N-FINDR. Para comprobar la efeciencia de la arquictectura se utiliz´o la imagen hiperespectral Cuprite la cual tiene un tama˜no de 350 350 y fue capturada por el sensor aerotransportado AVIRIS, el cual escanea una columna de 512 p´ıxeles en 8.3ms. Por ende, el procesamiento de la referida imagen se realizar´a en menos de 1.98 segundos para alcanzar el tiempo real. En primer lugar, el algoritmo fue analizado por medio del entorno de programaci´on MATLAB® con el fin de identificar los procesos m´as costosos computacionalmente para optimizarlos. Adem´as, se realiz´o el estudio de una nueva forma de eliminaci´on de pixeles en el an´alisis por medio de un pre-procesamiento con la intenci´on de reducir el tiempo de ejecuci´on del algoritmo. Posteriormente, se analiz´o el proceso m´as costoso computacionalmente y se propuso un dise˜no algor´ıtmico para mejorar la velocidad del proceso. En segundo lugar, se realiz´o la s´ıntesis comportamental de la aplicaci´on software con la finalidad de obtener una arquitectura hardware del sistema. La arquitectura fue descrita utilizando el lenguaje de descripci´on de hardware Verilog. Finalmente, el dise˜no se verific´o y valid´o mediante la herramienta ISim de Xilinx, a trav´es del uso de testbenches, realizando la sintesis de la arquitectura dise˜nada sobre un FPGA Virtex 4 utilizado el software ISE de la empresa Xilinx obteniendo una frecuencia de operaci´on estimada de 69.4Mhz, que representa un 64% de mejora, respecto de la referencia [1], llegando a procesar una imagen hiperespectral en 17.98 segundos. Sin embargo, con esta frecuencia no es posible alcanzar el procesamiento en tiempo real esperado utilizando la familia Virtex 4. La arquitectura dise˜nada, fue optimizada utilizando paralelismo de operaciones, lo cual hace que se incremente el ´area de dise˜no, excediendo el l´ımite de slices disponibles en el modelo Virtex 4 utilizando en la referencia [1], por ello se identific´o mediante las hojas de datos de la familia Virtex que el FPGA m´as id´oneo para soportar la arquitectura dise˜nada es la Virtex 7 modelo XC7VX980T que supera los 71,096 slices que requiere la presente arquitectura, obteniendo una frecuencia de operaci´on de 112.819MHz. / Tesis

El presente trabajo plantea el desarrollo del software de tiempo real del sistema embebido de la Burbuja Artificial Neonatal, en su Fase Experimental, capaz de controlar simultáneamente las múltiples variables ambientales como temperatura, porcentaje de humedad relativa, flujo y porcentaje de oxígeno; capaz de permitir la interacción con el usuario; y, capaz de monitorizar los parámetros ambientales. / Tesis

El nivel de complejidad textual puede ser un inconveniente para algunas personas al momento de usar Chatbots, debido a que estos programas podrían dar respuestas cuyo nivel de complejidad no sea el que entienda el usuario. Entonces, aquellos Chatbots deberían ser entrenados con un conjunto de datos cuya complejidad textual sea la deseada, para evitar confusiones con los usuarios. Para ello, se define una revisión sistemática, en la cual se usan las bases de datos de Google Scholar, ACM Digital Library e IEEE Xplore, de las cuáles se obtiene la información necesaria empleando las palabras claves definidas por el método PICOC, obteniendo un total de treinta y ocho documentos que evidencian la existencia de distintas métricas para analizar la complejidad textual de textos, así como experimentos de entrenamiento con Chatbots y los correspondientes resultados de sus interacciones con los usuarios. Además, analizando documentos de tesis asociadas al tema de investigación, se refuerzan los conceptos de que la complejidad textual puede ser analizado mediante conjunto de métricas. Finalmente, en base a lo desarrollado en la revisión de la literatura y documentos de tesis, se presentan las conclusiones deducidas.

Las exigencias actuales en cuanto a calidad del contenido de video, a la par con el incremento del ancho de banda destinado a la transmisión de video, impulsan la necesidad de desarrollar estándares de codificación que sean más eficientes en cuanto a la calidad de reconstrucción de las imágenes decodificadas y a la cantidad de bits usados para la codificación. En este contexto, surge el nuevo estándar HEVC (High Efficiency VideoCoding) denominadoH.265[1]. Si bien el estándar HEVC ha superado enormemente a sus predecesores con la inclusión de nuevas herramientas tales como el particionamiento en bloques de dimensión variable de los cuadros de la secuencia de video, así como nuevas técnicas de predicción de vectores de movimiento como el AMVP (Advanced Motion Vector Prediction), la etapa de codificación no es del todo eficiente. Con el objetivo de mejorar la eficiencia de codificación del HEVC se incorpora la técnica de Block Merging. Esta técnica busca provechar las redundancias temporales y espaciales entre bloques de predicción vecinos, de manera que se puedan codificar en conjunto aquellos bloques que cumplan con ciertos criterios de selección [2]. Por lo tanto, el algoritmo de Block Merging tiene como finalidad encontrar, a partir de una lista de posibles candidatos, el bloque de predicción (bloque de píxeles de 8x8,16x16,32x32 o 64x64) cuyo vector de movimiento tenga asociado el mejor costo RD (Rate-Distortion). Al codificar en conjunto bloques de predicción, se evita enviar parámetros (como los vectores de movimiento) repetidas veces, logrando así una importante reducción en la cantidad de bytes a emplear durante la codificación de cuadros de video , considerando que resoluciones de 4k u 8k son cada vez más comunes en los contenidos audiovisuales[2]. El presente trabajo se enfoca en implementar la etapa de elección del mejor candidato usando el algoritmo de SATD (Sum of Absolute Transformed Differences) como parte del algoritmo de Block Merging. La arquitectura fue descrita usando Verilog-HDL y sintetizada en dispositivos FPGA (Field Programmable Gate Array) de la familia Kintex 7 de Xilinx. Por otra parte, se verificó el funcionamiento de la arquitectura mediante el uso conjunto del simulador RTL (Register Transfer Level) de la herramienta Vivado Design Suite y un software de referencia en MATLAB (Matrix Laboratory), logrando una frecuencia de operación de 263.158 MHz. Tomando en cuenta una lista de tres candidatos y un particionamiento variable con un Parámetro de Cuantizaciónn QP (Quantization Parameter) en el rango de 22 hasta 36 considerado en trabajos pasados, la tasa de procesamiento de secuencias de video 4k (3840x2160) de la presente arquitectura se encuentra en el rango de 77.30 fps hasta 145.93 fps, lo cual se ajusta a los requerimientos por parte del estándar HEVC para transmitir video en tiempo real.

En la actualidad, el desarrollo de sistemas que permitan la interacción ser humano - computador es un tema que es ampliamente abordado en diversas campos. Dispositivos tales como el Iphone, Ipad, la Samsung Galaxy Tab, entre otros, poseen aplicaciones de uso sencillo e intuitivo, brindando al usuario una experiencia de mayor realismo. Algunas de las aplicaciones más exitosas se dan en el sector del entretenimiento: El XBox 360, Nintendo Wii, Play Station 3 y 4 con sus diversos accesorios (cámaras, controladores, etc.) ofrecen juegos que interactuan con el ser humano en tiempo real. En medio de este contexto y conociendo del interés que existe por la investigación y desarrollo de sistemas en visión por computador, en la presente tesis se muestra el desarrollo de un sistema que permite la interacción ser humano - computador. Este sistema permite la detección y seguimiento de un objeto esférico en tiempo real, esto a través de una interfaz en la cual el usuario puede percibir el seguimiento de una esfera y cuyos movimientos son captados por una cámara de video. El planteamiento de la solución está inspirado en el sistema Play Station Move, el cual permite el seguimiento de una esfera ubicada en un controlador de movimiento, brindando al usuario una mayor sensación de realismo y control de las acciones realizadas. No obstante, y a diferencia del sistema desarrollado por Play Station, el presente estudio no hace uso de acelerómetros para el seguimiento planteado. El sistema a desarrollar opera bajo condiciones de precisión y tiempo de procesamiento que permite una interacción aceptable con el usuario, y se centra en el desarrollo e implementación de algoritmos matemáticos (en lenguaje C) en tiempo real que permiten la detección y seguimiento del objeto esférico. Para la interfaz computador - cámara de video se utiliza una librería ya existente, previamente desarrollada en el laboratorio de DSP, la cual a su vez está basada en la librería ffmpeg.

El estándar HEVC (High Efficiency Video Coding por sus siglas en inglés) introduce nuevos elementos y técnicas en las diferentes etapas del codificador/decodificador, con el objetivo de conseguir mejoras significativas en la eficiencia de compresión. En relación a la fase de predicción de vectores de movimiento (MV del inglés Motion Vector), el estándar ha propuesto una técnica referida como AMVP (Advanced Motion Vector Prediction por sus siglas en inglés) que supone una mayor complejidad computacional que la fase de predicción implementada en el estándar previo (H.264/AVC), a costa de un ahorro considerable en términos de bit-rate y tiempo de ejecución. Por otro lado, algoritmos y técnicas independientes que consiguen mejoras en el software de referencia del presente estándar se han venido proponiendo en el campo de estudio; siendo uno de estos el algoritmo DSR (del inglés Dynamic Search Range) el cual responde a la determinación del rango de búsqueda y consigue una notable reducción en el tiempo de ejecución del proceso de estimación de movimiento (ME del inglés Motion Estimation). Consecuentemente, la presente propuesta plantea el desarrollo de una arquitectura en hardware (HW) de la etapa inicial del proceso ME del codificador HEVC, con la finalidad de reducir la carga computacional del mismo. Este primer paso engloba la determinación de los MVs predictores y el cálculo del rango de búsqueda. En base a ello, se ha conseguido diseñar una arquitectura que atiende a dichos procesos fundado en los algoritmos AMVP y DSR, respectivamente. Asimismo, la arquitectura propuesta resuelve problemas de dependencia presentes en la etapa inicial del ME con la etapa ME propiamente dicha, lo cual permite potenciar el desempeño general. Los resultados de síntesis demuestran que la arquitectura alcanza procesar secuencias de video con calidad ultra alta definición, referido también como UHD (siglas del término en inglés Ultra High Definition) superando los recuadros por segundo requeridos para operar en tiempo real. Específicamente, el diseño logra una tasa de procesamiento de 72 recuadros por segundo para secuencias 8K (7680x4320) con espacio de color YCbCr, en un FPGA de la familia Kintex 7.

Las labores de organizaciones especializadas como ITU-T Video Coding Experts Group e ISO/IEC Moving Picture Experts Group han permitido el desarrollo de la codificación de video a lo largo de estos años. Durante la primera década de este siglo, el trabajo de estas organizaciones estuvo centrado en el estándar H.264/AVC; sin embargo, el incremento de servicios como transmisión de video por Internet y redes móviles así como el surgimiento de mayores resoluciones como 4k u 8k llevó al desarrollo de un nuevo estándar de codificación denominado HEVC o H.265, el cual busca representar los cuadros de video con menor información sin afectar la calidad de la imagen. El presente trabajo de tesis está centrado en el módulo de Estimación de Movimiento Fraccional el cual forma parte del codificador HEVC y presenta una elevada complejidad computacional. En este trabajo, se han tomado en cuenta las mejoras incluidas por el estándar HEVC las cuales radican en los filtros de interpolación empleados para calcular las muestras fraccionales. Para verificar el algoritmo, se realizó la implementación del mismo utilizando el entorno de programación MATLAB®. Este programa también ha permitido contrastar los resultados obtenidos por medio de la simulación de la arquitectura. Posteriormente, se diseñó la arquitectura teniendo como criterios principales la frecuencia de procesamiento así como optimizar la cantidad de recursos lógicos requeridos. La arquitectura fue descrita utilizando el lenguaje de descripción de hardware VHDL y fue sintetizada para los dispositivos FPGA de la familia Virtex los cuales pertenecen a la compañía Xilinx®. La verificación funcional fue realizada por medio de la herramienta ModelSim empleando Testbenchs. Los resultados de máxima frecuencia de operación fueron obtenidos por medio de la síntesis de la arquitectura; adicionalmente, por medio de las simulaciones se verificó la cantidad de ciclos de reloj para realizar el algoritmo. Con estos datos se puede fundamentar que la arquitectura diseñada es capaz de procesar secuencias de video HDTV (1920x1080 píxeles) a una tasa de procesamiento mayor o igual a 30 cuadros por segundo.