Desde sus inicios el hombre ha mostrado un fuerte interés por los sonidos musicales. Junto a su evolución, la música ha seguido sus pasos desarrollando una consolidada industria encargada de la producción musical, fabricación de instrumentos y equipos en esta línea; con todo ello, se busca preservar las características sonoras de las piezas musicales, pues estas, sirven como modo de identificación de las diferentes regiones, culturas y épocas sociales alrededor del mundo. / Tesis

Resolver un sistema de ecuaciones lineales simult´aneas es un problema fundamental en el algebra lineal num´erica, y una de las etapas elementales en simulaciones cient´ıficas. Ejemplos son los problemas de ciencias e ingenier´ıa modelados por ecuaciones diferenciales ordinarias o parciales, cuya soluci´on num´erica est´a basada en m´etodos de discretizaci´on que conducen a sistemas de ecuaciones lineales. Estos sistemas pueden ser resueltos de manera directa; sin embargo, cuando el orden del sistema es demasiado grande el costo computacional se incrementa. Ante esta situaci´on se emplean m´etodos iterativos, los cuales son m´as eficientes y tienen una menor demanda computacional (p.e: Jacobi, Gauss-Seidel, Gradiente Conjugado, etc.). En el presente trabajo se presenta un sistema digital basado en un procesador, un coprocesador y una memoria externa que desarrolla el m´etodo del Gradiente Conjugado. El sistema fue implementado en la arquitectura Spartan-6, la cual cuenta con un softprocessor de 32 bits llamado MicroBlaze y el FPGA propiamente dicho. MicroBlaze dirige el flujo del algoritmo, adem´as de desempe˜nar las operaciones m´as sencillas (sumas vectoriales, productos internos, divisiones, etc). En tanto, en el FPGA se implement´o un coprocesador, el cual fue descrito en VHDL, que se encarga de la operaci´on de mayor costo computacional: el producto Matriz - Vector. El procesador y el coprocesador se comunican mediante interfaces unidireccionales basadas en unidades FIFO llamadas Fast Simplex Link (FSL). Se emple´o el entorno EDK (Embedded Development Kit) de la empresa Xilinx, para configurar el procesador, los perif´ericos y el coprocesador; y se emple´o la plataforma Atlys de la empresa Digilent para implementar el sistema propuesto. La implementaci´on final es aproximadamente 2 veces m´as r´apida y tiene una eficiencia de 0.25, respecto de la implementaci´on de referencia que se desarroll ´o empleando solo el procesador. El orden que sigue la tesis es el siguiente: En el primer cap´ıtulo se presenta el contexto de la tesis y se define puntualmente el problema que se desea resolver. En el segundo cap´ıtulo se cubre la mayor´ıa de aspectos te´oricos necesarios. La arquitectura propuesta, y los detalles de los componentes del sistema se especifican en el cap´ıtulo tres. Por ´ultimo, se presentan los resultados en el cap´ıtulo cuatro, seguido de las conclusiones. / Tesis

El sistema de Adquisición de señales es un dispositivo que se encarga de adquirir diferentes señales generadas por el cuerpo humano. Dichas señales representan las diferentes funciones o actividades como la del corazón, musculo o cerebro. En la actualidad diferentes universidades e institutos de investigación utilizan equipos de adquisición, pero estos no ofrecen flexibilidad en su arquitectura. En el presente trabajo se desarrolla el diseño de un Sistema de Adquisición de señales biomédicas sobre FPGA para adquirir señales ECG, EMG y EEG que tiene una amplitud entre 100uV a 10mV y se encuentran en un rango de frecuencias de 0.01Hz a 10KHz. El diseño abarca desde la digitalización, la transmisión y visualización de los datos en el software diseñado. Además se tiene en cuenta la norma de estándar eléctrico IEC 60601 para equipos médicos. A continuación se describe las partes que conforman este documento: Capitulo 1 muestra problemática de los dispositivos en el área de investigación. Así mismo se describe las características y las tendencias que existen en la actualidad. Además se menciona cual es la demanda y los usuarios de dichos equipos. El capítulo 2 presenta el estado de arte de cada etapa del sistema de adquisición, las tecnologías que se desarrollaron dentro de cada etapa y el fundamento teórico que se utiliza en la tesis. En capitulo 3 se muestra el diseño del Sistema de Adquisición. Se establece los objetivos de la tesis y la metodología que se utilizada para el desarrollo. Después se muestra el diagrama de bloques, la selección de cada componente, los diagramas esquemáticos, descripción del hardware del FPGA y la descripción de cada etapa. El capitulo 4 presenta los resultados obtenidos en las pruebas de cada bloque descrito en el FPGA, la prueba de software. Cada resultado obtenido dentro de cada etapa, además el presupuesto para la implementación del sistema. Finalmente se presenta las conclusiones y recomendaciones generadas después de haber realizado el presente trabajo de tesis. / Tesis

El presente trabajo tiene como objetivo diseñar y desarrollar un sistema de adquisición de datos ultrasónicos en un FPGA, capaz de excitar transductores ultrasónicos en el rango de las aplicaciones médicas convencionales de ultrasonido, y de digitalizar, almacenar y transmitir los ecos ultrasónicos recibidos a una computadora personal. En el Capítulo 1 se presenta la problemática actual en nuestro país con respecto al desarrollo de sistemas de adquisición de datos ultrasónicos y las ventajas que tendría desarrollar este tipo de tecnología. Adicionalmente, se presenta los objetivos del presente proyecto de tesis, los requerimientos y características principales del sistema propuesto y las maneras que existen de implementar un sistema de adquisición de datos. En el Capítulo 2 se describen cada una de las partes que componen un sistema de adquisición de datos ultrasónicos, por ejemplo: circuito de excitación, acondicionamiento de señal, adquisición de datos, transmisión de datos e interfaz con el usuario. Adicionalmente se analizan las características físicas y eléctricas de cada parte del sistema. En el Capítulo 3 se presenta el diseño electrónico de la etapa de excitación de transductores ultrasónicos, adquisición, almacenamiento, pre-procesamiento y transmisión de datos a la computadora. En cada etapa se muestra los criterios de diseño utilizados, las simulaciones obtenidas con el diseño propuesto y se realiza una comparación cualitativa con el trabajo precedente a este proyecto. En el Capítulo 4 se muestran los resultados obtenidos con el sistema de adquisición de datos desarrollado. Se presenta una comparación cualitativa entre los resultados obtenidos con el equipo comercial MS-5800 de la empresa OLYMPUS y el sistema de excitación desarrollado. También se presenta una comparación entre las señales adquiridas con un osciloscopio digital de la marca TEKTRONIX y el sistema de adquisición de datos desarrollado. / Tesis

La Transformada Rápida de Fourier SplitRadix (SRFFT) es un algoritmo computacionalmente eficiente que se utiliza para calcular la Transformada Discreta de Fourier (DFT), la cual a partir de una secuencia finita de datos, obtiene otra que describe su comportamiento en el dominio de la frecuencia. Esta herramienta se utiliza en óptica, acústica, física cuántica, teorías de sistemas, tratamiento de señales, reconocimiento de voz, entre otros. / Tesis

El presente trabajo consiste en la realización del diseño de la arquitectura en hardware de un filtro digital tipo FIR (Respuesta al impulso finito) para sobre muestreo de imágenes de Televisión Digital, de acuerdo al estándar japonés-brasileño H.264/SVC de codificación de video escalable, con una tasa de cuadros mayor o igual a 30 cuadros por segundo (fps) para poder operar en tiempo real en un decodificador/codificador (CODEC). La arquitectura propuesta fue validada primero en software por medio del entorno de programación MATLAB®. La descripción en hardware de la arquitectura diseñada, es decir, la síntesis comportamental del software, se realizó por medio del lenguaje de descripción de hardware VHDL además de ser compatible con los modelos más modernos de FPGA’s (Arreglo de Puertas Programables en Campo) de las familias CYCLONE de la compañía Altera. Para la descripción del diseño realizado en el FPGA, se utilizó el Software Quartus II versión 9.1 sp2 Full Edition, haciendo posteriormente la verificación y validación de dicha descripción mediante el uso de la herramienta de simulación Testbench con el software ModelSim versión 6.5b de Altera. Se optó por la implementación de la arquitectura en un FPGA debido a que para hacer diseños de arquitecturas que van a operar en tiempo real, el FPGA presenta ventajas como el paralelismo de operaciones, el bajo consumo de energía respecto a otros dispositivos además del poder personalizar los recursos del dispositivo con el que se va a trabajar. El paralelismo de operaciones permite obtener una alta velocidad de procesamiento, es decir, alcanzar un menor tiempo de operación para la arquitectura. El bajo consumo de energía es una característica fundamental para equipos portátiles, además que el personalizar los recursos del dispositivo, por ejemplo el tamaño del bus de datos, permite optimizar el uso de los recursos del mismo. La operación fundamental de funcionamiento de la arquitectura diseñada se basa en tener una imagen en menor escala, es decir se parte de una imagen de pequeñas dimensiones, que presenta un tipo de resolución para un tipo de dispositivo A, en este caso se parte de una imagen con resolución QVGA (320 x 240), luego dicha imagen pasará a través del filtro de sobre muestreo con un factor de escala de 2, consiguiendo una imagen con dimensiones mayores la cual puede ser utilizada por un dispositivo B, la imagen obtenida luego de ser filtrada será de resolución VGA (640 x 480). Para realizar el sobre muestreo se utilizó el formato de imagen YCBCR, en lugar del RGB para evitar el alto grado de correlación que se tiene entre los planos en el formato RGB lo que dificulta el proceso de codificación resultando en la reducción de la eficiencia del proceso. El sobre muestreo de la imagen se realiza en forma paralela en los planos de luminancia y en los de cromaticidad, haciendo que el proceso de sobre ii muestreo se lleve a cabo en el menor tiempo posible, lo cual genera una mayor eficiencia en el proceso. Se obtuvo una frecuencia máxima de operación de 221.58 MHz, con lo que se puede llegar a procesar 1036 cuadros por segundo, con lo cual se cumplió el objetivo de poder operar a una tasa mayor de 30 cuadros por segundo (requerimiento de tiempo real). Finalmente, se efectuaron las pruebas correspondientes para la validación de la imagen sobre muestreada en el software MATLAB® respecto a hardware, analizando las matrices resultantes de las imágenes sobre muestreadas que fueron generadas tanto por software como por el hardware. / Tesis

ISIS es una placa madre industrial desarrollada en Chile por Continental Lensa S.A orientada al soporte de SoPCs (Systems on a Programmable Chip) sobre un dispositivo FPGA (Field Programmable Gate Array), integrado con una serie de periféricos on-board. La capacidad de soportar SoPCs basados en el procesador Nios II y el sistema operativo uClinux, en conjunto con diversos núcleos de hardware de propiedad intelectual o IP cores, abre un universo de aplicaciones que abarca desde el control de sistemas, procesamiento digital de señales, y sistemas de radio y televisión digital. ISIS incorpora un conector PMC (PCI Mezzanine Card), que corresponde a una especificación mecánica para sistemas PCI de montaje paralelo y tamaño pequeño, contrario al estándar PCI convencional donde las tarjetas se montan en forma perpendicular. Sin embargo, no es posible controlar dispositivos PCI con la plataforma ISIS sin un adecuado soporte de hardware y software que provea una interfaz de bus acorde a los requerimientos del estándar PCI. El presente trabajo otorga a la plataforma ISIS soporte para conectividad con dispositivos PCI 3.3V 32 bit @ 33 MHz. El trabajo aporta la implementación de un chipset PCI embebido en el dispositivo FPGA, el soporte de software para operación con el sistema operativo uClinux, y una aplicación para control y diagnóstico del hardware. Además, se aporta un nuevo hardware que brinda una solución a la incompatibilidad entre los complejos estándares mecánicos PCI Mezzanine Card y PCI convencional de PC. Uno de los aportes es la implementación del IP core de libre distribución PCI Bridge de Opencores con interfaz de bus Wishbone, en un SoPC con arquitectura de comunicación nativa Avalon System Interconnect Fabric, lo que requiere implementar lógica de adaptación entre dos estándares de interconexión SoC incompatibles. Además, los requerimientos del sistema exigen que el IP core PCI Bridge sea implementado en modo Host, estando disponible solamente con pruebas de operación en modo Guest, lo que implica el desafío de implementar funcionalidades que no cuentan con un proceso de validación. También se desarrolla una capa de software que comunica el hardware PCI con el kernel de Linux, y un programa que permite el control y diagnóstico de los dispositivos presentes en el bus. El presente trabajo se integra como parte fundamental del equipo de radiodifusión digital de tercera generación GSD-21 Exgine. El núcleo de hardware del equipo lo constituye la plataforma ISIS integrada con el dispositivo PCI DUC-II (Next Generation Digital Up Converter), por medio de los sistemas de hardware y software desarrollados. Se obtiene una tasa de transferencia promedio de 14,5 MByte/s para transferencias PCI usando DMA, y una tasa de error de bus igual a cero para 24 horas de operación sin interrupciones del equipo GSD-21.

Publicación a texto completo no autorizada por el autor / Describe el desarrollo de un equipo electrónico prototipo utilizando dispositivos lógicos programables complejos (CPLD’s) que controla al sistema de recepción del radar del radio observatorio de Jicamarca (ROJ). Los CPLD’s han sido programados mediante el lenguaje de descripción de hardware VHDL, utilizando para la síntesis, simulación, implementación y programación de estos dispositivos el software de distribución gratuita QUARTUS II de ALTERA. Ha sido necesario la utilización de tres CPLD’s, programados para cumplir sus propias funciones y las complementarias con los otros, motivo por el cual ha sido necesario darles la capacidad de comunicarse entre ellos. Finalmente, el prototipo ha sido sometido a pruebas y ha demostrado ser de características superiores a otro desarrollado en el ROJ denominado REX-2X y es comparable y superior en algunas de sus características al equipo comercial ECHOTEK GC214, satisface las necesidades del ROJ y cumple con las exigencias del mercado, por lo que ha tenido aceptación en otras instituciones nacionales como la Marina de Guerra del Perú y otras entidades extranjeras que se dedican a la investigación de la ionósfera, contribuyendo de esta manera con el desarrollo de la tecnología nacional. / Tesis

El presente trabajo consiste en el dise˜no hardware de un extractor de endmembers para im´agenes hiperespectrales en tiempo real empleando el algoritmo N-FINDR. Para comprobar la efeciencia de la arquictectura se utiliz´o la imagen hiperespectral Cuprite la cual tiene un tama˜no de 350 350 y fue capturada por el sensor aerotransportado AVIRIS, el cual escanea una columna de 512 p´ıxeles en 8.3ms. Por ende, el procesamiento de la referida imagen se realizar´a en menos de 1.98 segundos para alcanzar el tiempo real. En primer lugar, el algoritmo fue analizado por medio del entorno de programaci´on MATLAB® con el fin de identificar los procesos m´as costosos computacionalmente para optimizarlos. Adem´as, se realiz´o el estudio de una nueva forma de eliminaci´on de pixeles en el an´alisis por medio de un pre-procesamiento con la intenci´on de reducir el tiempo de ejecuci´on del algoritmo. Posteriormente, se analiz´o el proceso m´as costoso computacionalmente y se propuso un dise˜no algor´ıtmico para mejorar la velocidad del proceso. En segundo lugar, se realiz´o la s´ıntesis comportamental de la aplicaci´on software con la finalidad de obtener una arquitectura hardware del sistema. La arquitectura fue descrita utilizando el lenguaje de descripci´on de hardware Verilog. Finalmente, el dise˜no se verific´o y valid´o mediante la herramienta ISim de Xilinx, a trav´es del uso de testbenches, realizando la sintesis de la arquitectura dise˜nada sobre un FPGA Virtex 4 utilizado el software ISE de la empresa Xilinx obteniendo una frecuencia de operaci´on estimada de 69.4Mhz, que representa un 64% de mejora, respecto de la referencia [1], llegando a procesar una imagen hiperespectral en 17.98 segundos. Sin embargo, con esta frecuencia no es posible alcanzar el procesamiento en tiempo real esperado utilizando la familia Virtex 4. La arquitectura dise˜nada, fue optimizada utilizando paralelismo de operaciones, lo cual hace que se incremente el ´area de dise˜no, excediendo el l´ımite de slices disponibles en el modelo Virtex 4 utilizando en la referencia [1], por ello se identific´o mediante las hojas de datos de la familia Virtex que el FPGA m´as id´oneo para soportar la arquitectura dise˜nada es la Virtex 7 modelo XC7VX980T que supera los 71,096 slices que requiere la presente arquitectura, obteniendo una frecuencia de operaci´on de 112.819MHz. / Tesis

Actualmente se utiliza diversas técnicas de modulación de ancho de pulso (PWM) para el control de diversos dispositivos de potencia como variadores de velocidad, inversores, UPS, etc. Este trabajo de Tesis desarrolla la modulación de ancho de pulso de Vector Espacial (SVPWM) para el diseño y simulación de un Inversor Trifásico para obtener una señal de salida senoidal con una frecuencia y voltaje variable. Primero se expone la problemática a la cual se enfrenta los inversores trifásicos y la modulación SVPWM. Mencionando la tendencia y los recursos tecnológicos para el desarrollo de estos dispositivos de potencia en nuestro país, así como las diversas aplicaciones de los mismos. Después se describe todos los conceptos generales e importantes para poder abordar el tema de la modulación vectorial como el de los inversores. Se explica los principios para desarrollar un control vectorial de un inversor trifásico a partir de la modulación SVPWM, siendo su principal característica la de sustituir todo el sistema trifásico por un solo vector cuya velocidad de giro con el paso del tiempo refleja la frecuencia. Luego, se plantea las hipótesis y objetivos a los cuales se quiere llegar con este trabajo de Tesis; seguido del desarrollo de los diversos diagramas que representan el sistema a diseñar y la respectiva selección de componentes a utilizar. Por último, los conceptos establecidos y los diagramas planteados, se complementan con la muestra y descripción de los diversos diseños de la estructura de un inversor trifásico, y con las simulaciones de la técnica de control vectorial (SVPWM) para poder lograr una onda de salida muy similar a una senoidal con una baja distorsión armónica y unas mínimas pérdidas por conmutación. / Tesis