Made available in DSpace on 2016-03-22T17:26:08Z (GMT). No. of bitstreams: 1 leandro zafalon.pdf: 1268402 bytes, checksum: cd35030285126fa95b61d98c6a518798 (MD5) Previous issue date: 2008-08-08 / The main goal of this work is the implementation and analyzes of new array multiplier architectures. These new architectures were recently presented in the scientific community by including different power reduction techniques, such as the use of efficient adder circuits and the optimization of the dedicated multiplication structures that allow the multiplication operation in the radix 2m. The new multipliers operate in 2´s complement and keep the same regularity presented by a conventional array multiplier. The architectures operate in the radix 2m, where m represents the group of bits multiplied at a time. In a conventional array multiplier, where the multiplication is performed bit by bit, m assumes value equal 1 (radix 2 operation). In this work, the new multiplier architectures operate in different radices, leading to a reduction in the number of partial product lines, enabling higher performance and power reduction in the multipliers. The 16, 32 and 64 bit width multipliers were described in textual language (gate level), and the comparisons between the multipliers are preformed in terms of area, delay and power consumption by using SIS environment (for area and delay results) and SLS tool (for power consumption estimation). In this work we have applied the proposed optimized multipliers in digital filtering algorithms such as finite impulse response (FIR) and dedicated architecture for the LMS (Least Mean Square) adaptive filtering / O objetivo principal deste trabalho é a implementação e análise de novas arquiteturas de circuitos multiplicadores array digitais recentemente apresentados no meio cientifico com diferentes técnicas de redução de potência, tais como a utilização de eficientes estruturas de circuitos somadores, bem como a otimização dos blocos dedicados de multiplicação, que permitem a operação de multiplicação na base 2m. A proposta de novas arquiteturas consiste em operações de multiplicação em complemento de 2 e que mantenham a mesma regularidade de um multiplicador array convencional. As arquiteturas podem operar com números na base 2m, onde m representa o grupo de bits de multiplicação. Em um multiplicador array convencional, onde a operação de multiplicação é realizada bit a bit, o valor de m é igual a 1 (operação na base 2). Neste trabalho, são apresentadas novas arquiteturas de multiplicadores que operam em diferentes bases, o que permite a redução do número de linhas de produtos parciais, com impactos diretos no aumento de desempenho e redução do consumo de potência. A implementação dos diferentes circuitos multiplicadores foi realizada no nível textual (nível de portas lógicas), onde circuitos multiplicadores de 16, 32 e 64 bits são comparados em termos de parâmetros de área, atraso e consumo de potência utilizando os ambientes SIS (para valores de área e atraso) e SLS (para estimação de valores de consumo de potência). Como estudos de caso, as diferentes arquiteturas de circuitos multiplicadores propostas neste trabalho foram aplicadas em filtros digitais de resposta finita ao impulso (FIR) e em arquitetura dedicada de algoritmo de filtragem adaptativa LMS (Least Mean Square)

Made available in DSpace on 2016-03-22T17:26:45Z (GMT). No. of bitstreams: 1 monica.pdf: 3913704 bytes, checksum: 391eb8287c6e4e8d928a93819e3828ee (MD5) Previous issue date: 2012-03-25 / This work proposes the implementation of dedicated hardware architecture for the Least Mean Square (LMS) adaptive filtering algorithm by using Hybrid encoding, whose main goal is to cancel the interferences in the signal of interest. In the used scheme, from a 60Hz reference signal, the algorithm is able to estimate the superior harmonics, using after these results for the cancelling of interferences related to the signal of interest. One of the techniques that is widely used for the switching activity reduction uses signal encoding. In this work, the proposed adaptive filtering architecture uses the Hybrid encoding in its data buses, whose main idea is to split the operands in group of m-bits, encode each group using the Gray code (that potentially enables reduction of the switching activity into each group) and propagate the carry between the groups as in the Binary encoding. We developed new Hybrid multipliers for signed multiplication, which uses radix-2m encoding. The multipliers are applied to the adaptive filtering architecture. We have implemented 18, 23 and 36 bit-width radix-4 Hybrid array multipliers, as well as a particular case for the radix-8 (m=3) operation. The main results showed that the Hybrid multipliers are more efficient than the Binary ones, by presenting less power consumption in some cases. Moreover, the implemented adaptive filtering architectures were validated and compared in both Binary and Hybrid encoding. The efficiency of the implemented filters for the cancelling of interferences was proved by using both encoding scheme. By the presented results, we conclude that it could be practicable to implement an adaptive filtering architecture operating on Hybrid encoding / Este trabalho tem como proposta a implementação de uma arquitetura de hardware dedicada para o algoritmo LMS (Least Mean Square) de filtragem adaptativa, para o cancelamento de interferências em codificação Híbrida. No esquema utilizado, a partir de um sinal de referência de 60Hz, o algoritmo estima as harmônicas superiores, utilizando esses resultados para o cancelamento da interferência associada ao sinal de interesse. Um dos métodos para a redução da atividade de chaveamento em barramentos de dados que tem sido amplamente utilizado é a codificação de dados. Neste trabalho, a arquitetura de filtragem adaptativa proposta utiliza em seus barramentos de dados a codificação Híbrida, cuja idéia é dividir os operandos em grupos de m bits, codificar cada grupo utilizando o código Gray (que habilita reduções na atividade de chaveamento dentro de cada grupo) e utilizar o comportamento do código Binário para propagar o carry entre os grupos. Dessa forma, são desenvolvidas arquiteturas otimizadas de circuitos multiplicadores array base 2m na codificação Híbrida para a aplicação na arquitetura dedicada de filtro adaptativo. São implementados circuitos multiplicadores array de 18, 23 e 36 bits na codificação Híbrida na base 4 (m=2), bem como um caso particular para a base 8 (m=3). Essas arquiteturas são implementadas em linguagem de descrição de hardware. Os principais resultados mostraram que os multiplicadores Híbridos apresentaram, em alguns casos, menor consumo de potência em relação aos multiplicadores binários. Além disso, foi possível validar e comparar as arquiteturas de filtro adaptativo nas codificações Binária e Híbrida, onde se pôde verificar a eficiência dos filtros para o cancelamento de interferências em ambas as codificações, mostrando-se possível a implementação de um filtro adaptativo em codificação Híbrida