Made available in DSpace on 2016-03-22T17:26:45Z (GMT). No. of bitstreams: 1 monica.pdf: 3913704 bytes, checksum: 391eb8287c6e4e8d928a93819e3828ee (MD5) Previous issue date: 2012-03-25 / This work proposes the implementation of dedicated hardware architecture for the Least Mean Square (LMS) adaptive filtering algorithm by using Hybrid encoding, whose main goal is to cancel the interferences in the signal of interest. In the used scheme, from a 60Hz reference signal, the algorithm is able to estimate the superior harmonics, using after these results for the cancelling of interferences related to the signal of interest. One of the techniques that is widely used for the switching activity reduction uses signal encoding. In this work, the proposed adaptive filtering architecture uses the Hybrid encoding in its data buses, whose main idea is to split the operands in group of m-bits, encode each group using the Gray code (that potentially enables reduction of the switching activity into each group) and propagate the carry between the groups as in the Binary encoding. We developed new Hybrid multipliers for signed multiplication, which uses radix-2m encoding. The multipliers are applied to the adaptive filtering architecture. We have implemented 18, 23 and 36 bit-width radix-4 Hybrid array multipliers, as well as a particular case for the radix-8 (m=3) operation. The main results showed that the Hybrid multipliers are more efficient than the Binary ones, by presenting less power consumption in some cases. Moreover, the implemented adaptive filtering architectures were validated and compared in both Binary and Hybrid encoding. The efficiency of the implemented filters for the cancelling of interferences was proved by using both encoding scheme. By the presented results, we conclude that it could be practicable to implement an adaptive filtering architecture operating on Hybrid encoding / Este trabalho tem como proposta a implementação de uma arquitetura de hardware dedicada para o algoritmo LMS (Least Mean Square) de filtragem adaptativa, para o cancelamento de interferências em codificação Híbrida. No esquema utilizado, a partir de um sinal de referência de 60Hz, o algoritmo estima as harmônicas superiores, utilizando esses resultados para o cancelamento da interferência associada ao sinal de interesse. Um dos métodos para a redução da atividade de chaveamento em barramentos de dados que tem sido amplamente utilizado é a codificação de dados. Neste trabalho, a arquitetura de filtragem adaptativa proposta utiliza em seus barramentos de dados a codificação Híbrida, cuja idéia é dividir os operandos em grupos de m bits, codificar cada grupo utilizando o código Gray (que habilita reduções na atividade de chaveamento dentro de cada grupo) e utilizar o comportamento do código Binário para propagar o carry entre os grupos. Dessa forma, são desenvolvidas arquiteturas otimizadas de circuitos multiplicadores array base 2m na codificação Híbrida para a aplicação na arquitetura dedicada de filtro adaptativo. São implementados circuitos multiplicadores array de 18, 23 e 36 bits na codificação Híbrida na base 4 (m=2), bem como um caso particular para a base 8 (m=3). Essas arquiteturas são implementadas em linguagem de descrição de hardware. Os principais resultados mostraram que os multiplicadores Híbridos apresentaram, em alguns casos, menor consumo de potência em relação aos multiplicadores binários. Além disso, foi possível validar e comparar as arquiteturas de filtro adaptativo nas codificações Binária e Híbrida, onde se pôde verificar a eficiência dos filtros para o cancelamento de interferências em ambas as codificações, mostrando-se possível a implementação de um filtro adaptativo em codificação Híbrida

Submitted by Cristiane Chim (cristiane.chim@ucpel.edu.br) on 2017-04-10T13:20:18Z No. of bitstreams: 1 rafael dos santos.pdf: 1289811 bytes, checksum: 54a9a86d2ea3e9ebe786970bab2db37b (MD5) / Made available in DSpace on 2017-04-10T13:20:18Z (GMT). No. of bitstreams: 1 rafael dos santos.pdf: 1289811 bytes, checksum: 54a9a86d2ea3e9ebe786970bab2db37b (MD5) Previous issue date: 2017-02-16 / Video coding is one of the rapidly expanding areas. More and more companies are investing in this area. The transmission and storage of videos in raw form is costly and often impractical, as in the case of ultra high definition videos (UHD). With this goal the video encoders and video coding standards arise, such as the HEVC, focus of this work. With the HEVC it is possible to compress a video with approximately half the number of bits that its predecessor, the H.264/AVC, maintaining practically the same quality characteristics of the original video. In this way, the development of specific integrated circuits for video processing is an important activity in the area of digital systems research, since software solutions generally do not achieve the performance and energy efficiency necessary for several applications, especially for mobile devices. Motivated by the need for low power consumption, this work applies the Hybrid coding concept, whose purpose is to divide the operands into groups of m bits, coding each group using the Gray code, and using the behavior of the binary code to propagate the carry between the groups. Thus, the number of transitions in each group can be reduced and a regular structure can be obtained, where the least significant groups of the result depend only on the least significant groups of operators, thus reducing the number of transitions between bits. The goal of this work is the implementation of hardware architectures for modules of the HEVC video coding standard using arithmetic operators of hybrid coding, aiming the low energy consumption. The study explores the feasibility of using hybrid coding in video coding, and quantifying the gain in power and energy of such operators. The work seeks to identify which HEVC modules are most suitable for the employment of such operators, aiming for greater reductions in energy consumption. Hardware architectures for the Interpolation (for fractional motion estimation), the calculation of SAD - Sum of Absolute Differences, and for Quantization, were developed. In addition, the work proposes two new hybrid adders, and their use in video coding module architectures. Results show a power reduction of the architectures using hybrid encoding arithmetic operators, when compared to the same architecture using conventional arithmetic operators, with binary coding. / A codificação de vídeo é uma das áreas que está em grande expansão. Cada vez mais empresas estão investindo nesta área. A transmissão e o armazenamento de vídeos na forma bruta é custosa e muitas vezes impraticável, como no caso de vídeos de definição ultra alta (Ultra High Definition - UHD). Com este objetivo surgiram os codificadores de vídeo e os padrões de codificação de vídeo, tal como o HEVC, foco deste trabalho. Com o HEVC é possível comprimir um vídeo com aproximadamente metade do número de bits que o seu antecessor, o H.264/AVC, mantendo praticamente as mesmas características de qualidade do vídeo original. Desta forma, o desenvolvimento de circuitos integrados específicos para processamento de vídeo é uma atividade importante na área de pesquisa de sistemas digitais, uma vez que soluções em software geralmente não atingem desempenho e eficiência energética necessários para diversas aplicações, em especial para dispositivos móveis. Motivado pela necessidade de baixo consumo energético, este trabalho aplica o conceito de codificação híbrida, que tem por finalidade dividir os operandos em grupos de m bits, codificando cada grupo, utilizando o código Gray e, ainda, utilizando o comportamento do código binário para propagar o carry entre os grupos. Assim, o número de transições em cada grupo pode ser reduzido e uma estrutura regular pode ser obtida, onde os grupos menos significativos do resultado dependem somente dos grupos menos significativos dos operadores, reduzindo assim o número de transições entre bits. A proposta deste trabalho é a implementação de arquiteturas de hardware para módulos do padrão de codificação de vídeo HEVC utilizando operadores aritméticos de codificação híbrida, visando o baixo consumo energético. O estudo explora a viabilidade do uso da codificação híbrida na codificação de vídeo, e a quantificação do ganho em potência e energia de tais operadores. O trabalho também procura identificar quais módulos do HEVC são mais adequados para o emprego de tais operadores, visando maiores reduções no consumo de energia. Foram desenvolvidas arquiteturas de hardware para os módulos de interpolação (para estimação de movimento fracionário), para o cálculo do SAD – Soma das Diferenças Absolutas e para a Quantização. Além disso, o trabalho propõe dois novos somadores híbridos e seu uso em arquiteturas de módulos de codificação de vídeo. Resultados mostram redução de potência das arquiteturas usando os operadores aritméticos de codificação híbrida, quando comparado a mesma arquitetura usando operadores aritméticos convencionais, com codificação binária.