Les systèmes inductifs sans contact télé-alimentés à hautes performances, tels que les systèmes subcutanés ou de cryptographie, souffrent d'une forte consommation des circuits numériques et de faibles distances de communication. L'utilisation de circuits numériques asynchrone a déjà prouvé les bénéfices de ce type de conception : un gain en consommation et une forte robustesse aux variations de la tension d'alimentation. Le but de cette étude est de tirer au maximum profit de ces propriétés en développant une nouvelle classe de systèmes inductifs sans contact et télé-alimentés dédiés à un fonctionnement asynchrone. Pour cela, ces circuits sont utilisés en adéquation avec une communication asynchrone par évènements à travers le lien inductif. Cette nouvelle classe de systèmes inductifs télé-alimentés complètement asynchrones utilise des communications par évènements à débit dynamiquement variable et des étiquettes dites autoadaptatives au débit des données. Ces communications à travers le lien inductif utilisent la modulation de phase associée à un code cyclique asynchrone. La souplesse générée par ce nouveau principe de communication autorise des communications à hauts débits tout en offrant une adaptation dynamique aux conditions environnementales. Ainsi, le débit de la communication peut être réduit pour offrir des distances de communication plus importantes ou pour réduire la consommation de l'étiquette. Un prototype de ce type d'étiquette, réalisé sur une technologie CMOS 0.13 um à 6 niveaux de métaux, a montré la faisabilité de la démodulation des communications à débit quelconque inférieur ou égal à 1.02 Mbps pour une consommation globale inférieure à 120 uW.

Ce travail de thèse s'intègre dans le cadre du développement de nouvelles techniques de protection des circuits intégrés face aux attaques par analyse de courant en exploitant les propriétés de la<br />logique asynchrone. En effet, ces attaques qui exploitent les faiblesses d'implémentation matérielle des composants cryptographiques pour retrouver des informations secrètes, sont parmi les attaques non<br />intrusives les plus efficaces et les plus faciles à mettre en œuvre. Ainsi, nous proposons dans ces travaux l'utilisation de la logique asynchrone Quasi Insensible aux Délais (QDI) pour sécuriser les circuits intégrés contre ce type d'attaques. Les propriétés de la logique QDI apparaissent particulièrement intéressantes pour sécuriser l'implémentation des circuits intégrés car elles permettent de contrôler finement l'activité électrique. Le travail a porté dans un premier temps sur l'évaluation de la résistance des circuits asynchrones QDI. Les résultats obtenus montrent une nette amélioration du niveau de sécurité d'un circuit asynchrone par rapport à son équivalent synchrone, et permettent également d'identifier les limites de cette approche. Nous avons développé dans ces travaux, une méthode d'analyse formelle afin d'évaluer la sensibilité de la logique asynchrone QDI et présentons par la suite, de nouvelles contre-mesures exploitant la topologie de ces circuits. Cette étude a ainsi conduit à spécifier de nouvelles méthodologies de conception de circuits asynchrones sécurisés dans le but de pouvoir les intégrer dans la méthodologie automatisée TAST (TIMA Asynchronous Synthesis Tools).

Ces dernières années, les circuits asynchrones sont apparus comme une solution naturelle aux problèmes de conception des circuits synchrones lies aux technologies submicroniques. En s'affranchissant d'une horloge globale et en utilisant un mécanisme de synchronisation locale, les circuits asynchrones se montrent plus fiables, robustes et modulaires que leurs équivalents synchrones. En plus, l'absence de horloge globale permet d'adresser des contraintes de faible consommation, faible bruit et sécurité. Cependant, l'intérêt croissant dans les circuits asynchrones se heurte au manque actuel de méthodes et outils d'aide à la conception de tels circuits.<br />Dans ce cadre, ce travail de thèse porte sur l'étude de la conception de chemins de données asynchrones QDI (de l'anglais, « quasi-delay insensitive »). Initialement, cette thèse propose et évalue une méthode de comparaison de différentes implémentations des circuits asynchrones. Par la suite, les deux principaux opérateurs arithmétiques sont étudiés : les additionneurs et les multiplieurs. Dans cette étude, plusieurs architectures ont été évaluées et l'impact de différents codages de données ont été examinés. La méthode de comparaison et la génération d'opérateurs arithmétiques ont été automatisées de façon à permettre aux concepteurs de circuits de choisir l'implémentation plus adéquate aux contraintes de conception.<br />L'expertise obtenue par l'étude d'opérateurs arithmétiques a aussi permis de généraliser certaines recommandations à la conception de toutes chemins de données asynchrones. Ces recommandations sont à l'origine d'une méthodologie de conception de chemins de données asynchrones. Les résultats de ce travail enrichissent l'outil de conception qu'aide à combler l'espace entre les concepteurs et les circuits asynchrones.

Les oscillateurs sont des blocs qui figurent dans presque tous les circuits. En effet, ils sont utilisés pour générer les signaux de synchronisation (les horloges), les signaux modulés et démodulés ou récupérer des signaux noyés dans du bruit (détection synchrone). Les caractéristiques de ces oscillateurs dépendent de l'application. Dans le cas des boucles à verrouillage de phase (PLL), il existe de fortes exigences en matière de stabilité et de bruit de phase. En outre, face aux avancées des technologies nanométriques, il est également nécessaire de prendre en compte les effets liés à la variabilité des procédés de fabrication. Aujourd'hui, de nombreuses études sont menées sur les oscillateurs asynchrones en anneau qui présentent des caractéristiques bien adaptées à la gestion de la variabilité et qui offrent une structure appropriée pour limiter le bruit de phase. A ce titre, les anneaux asynchrones sont considérés comme une solution prometteuse pour générer des horloges. Cette thèse étudie les avantages et les potentiels offerts par les oscillateurs asynchrones en anneau. Deux applications principales ont été identifiées. D'une part, ces oscillateurs sont une solution prometteuse pour la génération d'horloges polyphasées à haute fréquence et à faible bruit de phase. D'autre part, ils constituent une alternative simple, dans une certaine mesure aux oscillateurs plus conventionnels et aux DLLs, car ils sont programmables en fréquence numériquement et sont susceptibles de fournir les fonctionnalités d'arrêt de type gated clock de façon native. Plusieurs oscillateurs ont été conçus, implémentés, fabriqués en technologie CMOS 65 nm de STMicroelectronics et, finalement, caractérisés sous pointes. Ces travaux ont notamment permis de démontrer la pertinence de ces oscillateurs et qu'ils constituent une alternative sérieuse aux très classiques oscillateurs en anneau à base d'inverseurs.

Reproduction de : Thèse de doctorat : Génie électrique : Toulouse, INPT : 2002. / Titre provenant de l'écran-titre. Bibliogr. 76 réf.

Thèse doctorat : Génie Electrique : Villeurbanne, INSA : 2005. / Titre provenant de l'écran-titre. Bibliogr. p. 167-170.

Thèse de doctorat : sciences. Génie électrique : Ecully, Ecole centrale de Lyon : 2003. / 54 réf.

Thèse de doctorat : sciences. Génie électrique : Ecully, Ecole centrale de Lyon : 2003. / Titre provenant de l'écran-titre. 54 réf.

Reproduction de : Thèse de doctorat : Automatique : Poitiers : 2008. Reproduction de : Thèse de doctorat : Génie électrique : Ecole nationale d'ingénieurs de Tunis : 2008. / Titre provenant de l'écran-titre. Bibliogr. 54 réf.

Th. doct.-ing.--Génie électrique--Toulouse--I.N.P., 1983. N°: 229.