Les systèmes inductifs sans contact télé-alimentés à hautes performances, tels que les systèmes subcutanés ou de cryptographie, souffrent d'une forte consommation des circuits numériques et de faibles distances de communication. L'utilisation de circuits numériques asynchrone a déjà prouvé les bénéfices de ce type de conception : un gain en consommation et une forte robustesse aux variations de la tension d'alimentation. Le but de cette étude est de tirer au maximum profit de ces propriétés en développant une nouvelle classe de systèmes inductifs sans contact et télé-alimentés dédiés à un fonctionnement asynchrone. Pour cela, ces circuits sont utilisés en adéquation avec une communication asynchrone par évènements à travers le lien inductif. Cette nouvelle classe de systèmes inductifs télé-alimentés complètement asynchrones utilise des communications par évènements à débit dynamiquement variable et des étiquettes dites autoadaptatives au débit des données. Ces communications à travers le lien inductif utilisent la modulation de phase associée à un code cyclique asynchrone. La souplesse générée par ce nouveau principe de communication autorise des communications à hauts débits tout en offrant une adaptation dynamique aux conditions environnementales. Ainsi, le débit de la communication peut être réduit pour offrir des distances de communication plus importantes ou pour réduire la consommation de l'étiquette. Un prototype de ce type d'étiquette, réalisé sur une technologie CMOS 0.13 um à 6 niveaux de métaux, a montré la faisabilité de la démodulation des communications à débit quelconque inférieur ou égal à 1.02 Mbps pour une consommation globale inférieure à 120 uW.

Ce travail de thèse s'intègre dans le cadre du développement de nouvelles techniques de protection des circuits intégrés face aux attaques par analyse de courant en exploitant les propriétés de la<br />logique asynchrone. En effet, ces attaques qui exploitent les faiblesses d'implémentation matérielle des composants cryptographiques pour retrouver des informations secrètes, sont parmi les attaques non<br />intrusives les plus efficaces et les plus faciles à mettre en œuvre. Ainsi, nous proposons dans ces travaux l'utilisation de la logique asynchrone Quasi Insensible aux Délais (QDI) pour sécuriser les circuits intégrés contre ce type d'attaques. Les propriétés de la logique QDI apparaissent particulièrement intéressantes pour sécuriser l'implémentation des circuits intégrés car elles permettent de contrôler finement l'activité électrique. Le travail a porté dans un premier temps sur l'évaluation de la résistance des circuits asynchrones QDI. Les résultats obtenus montrent une nette amélioration du niveau de sécurité d'un circuit asynchrone par rapport à son équivalent synchrone, et permettent également d'identifier les limites de cette approche. Nous avons développé dans ces travaux, une méthode d'analyse formelle afin d'évaluer la sensibilité de la logique asynchrone QDI et présentons par la suite, de nouvelles contre-mesures exploitant la topologie de ces circuits. Cette étude a ainsi conduit à spécifier de nouvelles méthodologies de conception de circuits asynchrones sécurisés dans le but de pouvoir les intégrer dans la méthodologie automatisée TAST (TIMA Asynchronous Synthesis Tools).

Ces dernières années, les circuits asynchrones sont apparus comme une solution naturelle aux problèmes de conception des circuits synchrones lies aux technologies submicroniques. En s'affranchissant d'une horloge globale et en utilisant un mécanisme de synchronisation locale, les circuits asynchrones se montrent plus fiables, robustes et modulaires que leurs équivalents synchrones. En plus, l'absence de horloge globale permet d'adresser des contraintes de faible consommation, faible bruit et sécurité. Cependant, l'intérêt croissant dans les circuits asynchrones se heurte au manque actuel de méthodes et outils d'aide à la conception de tels circuits.<br />Dans ce cadre, ce travail de thèse porte sur l'étude de la conception de chemins de données asynchrones QDI (de l'anglais, « quasi-delay insensitive »). Initialement, cette thèse propose et évalue une méthode de comparaison de différentes implémentations des circuits asynchrones. Par la suite, les deux principaux opérateurs arithmétiques sont étudiés : les additionneurs et les multiplieurs. Dans cette étude, plusieurs architectures ont été évaluées et l'impact de différents codages de données ont été examinés. La méthode de comparaison et la génération d'opérateurs arithmétiques ont été automatisées de façon à permettre aux concepteurs de circuits de choisir l'implémentation plus adéquate aux contraintes de conception.<br />L'expertise obtenue par l'étude d'opérateurs arithmétiques a aussi permis de généraliser certaines recommandations à la conception de toutes chemins de données asynchrones. Ces recommandations sont à l'origine d'une méthodologie de conception de chemins de données asynchrones. Les résultats de ce travail enrichissent l'outil de conception qu'aide à combler l'espace entre les concepteurs et les circuits asynchrones.

Les travaux présentés dans cette habilitation sont le fruit d'une partie des recherches effectuées au sein du groupe CIS du laboratoire TIMA. Ils se sont focalisés sur des techniques « alternatives » de conception des systèmes intégrés et de traitement de l'information. Ces recherches ont mis en évidence la pertinence de l'approche asynchrone dans bien des domaines. Les techniques asynchrones permettent, par exemple, de concevoir des dispositifs de synchronisation sûrs, de sécuriser les circuits de chiffrement contre les attaques par canaux cachés mais aussi de concevoir plus aisément dans les technologies décananométriques où les problèmes liés aux variations de procédés de fabrication, les faibles tensions d'alimentation et la consommation statique sont devenus des enjeux délicats à traiter. La formalisation des méthodes de conception asynchrone a également permis de concevoir des outils de synthèse pour des circuits quasi-insensibles au délais et micropipelines. Enfin, une nouvelle approche pour le traitement du signal, se mariant bien avec la logique asynchrone qui est par essence évènementielle, est proposée. Les recherches démontrent notamment les bénéfices que l'on peut tirer d'un échantillonnage non uniforme pour réduire d'un à deux ordres de grandeur la consommation d'un système intégré en traitement du signal.

Le contexte des applications de communication visuelle évolue vers l'introduction de fonctionnalités qui dépassent la simple compression d'images: accès universel, interactivité basée-contenu, intégration de contenus hybrides synthétiques-naturels. Une brève introduction au codage avancé d'images permet d'entrevoir l'évolution de la puissance de calcul et de la généricité requises pour l'implémentation de ces systèmes de "deuxième génération". Une synthèse sur l'évolution des circuits VLSI dédiés à l'analyse, la compression et le rendu d'images permet une réflexion sur les limitations architecturales des "processeurs multimédia". Cette thèse propose de combiner le parallélisme massif et l'asynchronisme à grain fin pour apporter de nouvelles perspectives de conception conjointe d'algorithmes et d'architectures VLSI numériques. Une introduction aux différentes notions d'asynchronisme, aux niveaux langage, algorithme, architecture, circuit VLSI, permet de mieux cerner leur sens et les potentiels qu'elles offrent. L'application d'un asynchronisme fonctionnel au filtrage morphologique d'images a abouti à la réalisation d'un réseau VLSI cellulaire asynchrone spécifique comprenant 800.000 transistors en technologie CMOS 0.5µ. La combinaison du parallélisme et de l'asynchronisme est finalement généralisée à travers la définition d'une architecture de coprocesseur programmable pour l'analyse-rendu d'images. L'évaluation de plusieurs primitives algorithmiques originales, basées sur un contrôle mixte SPMD-cellulaire-associatif-flot de données, illustre l'utilisation conjointe de l'asynchronisme à différents niveaux. Ce travail démontre que le relâchement des contraintes de synchronisation et de séquencement, de la spécification à la réalisation matérielle, favorise l'exploitation du parallélisme inhérent aux algorithmes et des potentiels des technologies VLSI.

Les technologies nanoélectroniques récentes font que les circuits intégrés deviennent de plus en plus vulnérables aux fautes transitoires. Les erreurs engendrées sont aussi plus critiques que jamais auparavant. Cette thèse présente un nouvel avantage en terme de fiabilité des circuits asynchrones quasi-insensibles aux délais (QDI) : Leurs fortes résistances naturelles aux fautes transitoires de longue durée qui sont graves pour les circuits synchrones actuels. Une méthodologie pour évaluer comparativement les effets des fautes transitoires sur les circuits synchrones et asynchrones QDI est présentée. En outre, une méthode pour obtenir la résistance aux fautes transitoires des éléments mémorisants spécifiques aux circuits QDI (les portes de Muller) est également proposée. Enfin, des techniques de tolérance ont été étudiées pour augmenter encore la robustesse des portes de Muller aux fautes transitoires, et donc aussi la robustesse des systèmes asynchrones QDI.

Les circuits asynchrones suscitent de nombreux intérêts à bien des égards. Cependant la modélisation, l'analyse et l'optimisation des circuits asynchrones constituent des pierres d'achoppement à la diffusion de cette technologie sur un plan commercial. Ce travail vise le développement de modèles de circuits asynchrones capables de retranscrire efficacement les protocoles « poignée de main ». Sur la base de ces modèles, une technique d'analyse rapide et précise des circuits a été développée. Cette technique offre un support complet pour l'analyse de délais statistiquement variables et pour différentes structures de circuit (linéaire / non linéaire, sans / avec condition). Elle permet de réaliser des analyses statiques de timing, de consommation électrique et des effets des variabilités sur les circuits asynchrones. En sus de ces méthodes de modélisation et d'analyse, une technique d'optimisation a été développée. Cette technique d'optimisation est basée sur une réduction du nombre de registres asynchrones à un nombre minimal capable de satisfaire les contraintes de performance. L'utilisation des méthodes proposées a permis l'étude de différents protocoles asynchrones et de leurs impacts sur la vitesse, la consommation et la variabilité des procédés de fabrication. Les méthodes proposées ont été validées grâce à un jeu d'outils logiciels écrits en C + +, Java et Matlab. Ces outils se sont avérés rapides, efficaces et dotés d'une très bonne précision de calcul.

Le domaine de la cryptanalyse a été marqué ces dernières années par la découverte de nouvelles classes d'attaques, dont font partie les attaques par injection de fautes. Le travail de thèse vise à développer des outils et des techniques destinés à rendre les circuits robustes face aux attaques par injection de fautes (Differential Fault Analysis : DFA). On s'intéresse en particulier à étudier la modélisation et la conception de circuits asynchrones résistants à ces attaques. Le travail porte dans un premier temps sur l'analyse de la sensibilité aux fautes de ces circuits, puis sur le développement de contre-mesures visant à améliorer leur résistance et leur tolérance. Les résultats sont évalués en pratique sur des circuits cryptographiques asynchrones par une méthode d'injection de fautes par laser. Ces résultats valident les analyses théoriques et les contre-mesures proposées, et confirment l'intérêt des circuits asynchrones pour la conception de systèmes sécurisés.

Ce manuscrit résume neuf années de recherche passées au laboratoire TIMA dans les domaines de la conception circuits suivants : - Capteurs de vision CMOS à grande dynamique - Capteurs de vision CMOS à adaptation aux conditions lumineuses - Convertisseur analogique numérique asynchrone - Bibliothèques de cellules asynchrones - Etude des courants de fuite dans les circuits numériques - Etude de la compatibilité électromagnétique dans les circuits asynchrones (émission et immunité)

Les machines actuelles offrent de plus en plus de fonctionnalités arithmétiques au niveau matériel. Les générations actuelles de processeurs proposent des opérateurs matériels rapides pour le calcul des divisions, des racines carrées, des sinus, des cosinus, des logarithmes... La littérature du domaine montre qu'en changeant notre façon de représenter les nombres et/ou en utilisant des algorithmes spécifiques de calcul, il est possible de réaliser des opérateurs matériels particulièrement efficaces. Le but de cette thèse est d'étudier et d'illustrer les liens profonds existants entre l'arithmétique et l'architecture des ordinateurs à travers quatre problèmes. Les Opérateurs Arithmétiques Asynchrones permettent de calculer les fonctions arithmétiques (addition, multiplication, division) avec un délai variable. En particulier, nous avons développé un additionneur asynchrone dont le temps moyen de calcul est O(sqrt(\log n)). L'Arithmétique En-Ligne permet de réaliser des architectures où les nombres circulent en série, chiffre par chiffre, les poids forts en tête. L'intérêt de cette arithmétique est de pouvoir calculer toutes les fonctions (en arithmétique série poids faibles en tête, il n'est pas possible de calculer les divisions et les maximums) et d'obtenir des opérateurs de petite taille avec un nombre d'entrées/sorties plus faible que leur équivalents parallèles. L'Arrondi Exact des Fonctions Elémentaires consiste à déterminer la précision intermédiaire permettant de toujours pouvoir arrondir "exactement" les résultats du calcul des fonctions élémentaires (sinus, cosinus, exponentielle...). Nous proposons dans cette thèse une méthode qui permet d'arrondir exactement les fonctions élémentaires assez rapidement. Le Système Semi-Logarithmique de Représentation des Nombres est un système permettant d'effectuer rapidement les calculs de problèmes dont le nombre de multiplications/divisions est grand devant le nombre d'additions/soustractions.