Ce travail concerne l'étude et la réalisation de stratégies d'auto-test intégrées pour VCO radiofréquence (RF). La complexité des circuits intégrés RF devient un obstacle pour la mesure des principaux blocs RF des chaines de transmission/réception. Certains nœuds ne sont pas accessibles, l'excursion en tension des signaux baisse et les signaux haute fréquence ne peuvent pas être amenés à l'extérieur de la puce sans une forte dégradation. Le s techniques habituelles de test deviennent très couteuses et lentes. Le test pour le wafer-sort est étudié en premier. La solution proposée est la mise en œuvre d'une stratégie d'auto-test intégrée (BIST) qui puisse discriminer entre circuits sans fautes et circuits avec fautes pendant le wafer-test. La méthodologie utilisée est le test structurel. La couverture des fautes est étudiée pour connaitre la quantité à capter au niveau intégré afin de maximiser la probabilité de trouver tous les défauts physiques dans le VCO. Le résultat de cette analyse montre que la couverture des fautes est maximisée quand la tension crête-crête en sortie du VCO est captée. La caractérisation complète (validation de la puce et process-monitoring) du VCO est étudiée dans la deuxième étape. Les informations à extraire de la puce sont: amplitude des signaux, consommation du VCO, fréquence d'oscillation, gain de conversion (Kvco) et une information à propos du bruit de phase. Un démonstrateur pour le test au niveau wafer est réalisé en technologie ST CMOS 65nm. Le démonstrateur est composé d'un VCO 3.5GHz (le circuit sous test), un LDO, une référence de tension indépendante de température et variations d'alimentation, un capteur de tension crête-crête et un comparateur. Le capteur Vpp donne en sortie une information DC qui est comparée avec une plage de valeurs acceptables. Le BIST donne en sortie une information numérique pass/fail. / This work deals with the study and the realization of Built-In Self-Tests (BIST) for RF VCOs (Voltage Controlled Oscillators) The increasing complexity of RF integrated circuits is creating an obstacle for the correct measurement of the main RF blocks of any transceiver. Some nodes are not accessible, the voltage excursion of the signals is getting lower and lower and high frequency signals cannot be driven off the die without a main degradation. The common test techniques become then very expensive and time consuming. The wafer sort is firstly approached. The proposed solution is the implementation of a BIST strategy able to discriminate between faulty and good circuits during the wafer test. The chosen methodology is the structural test (fault-oriented). A fault coverage campaign is carried out in order to find the quantity to monitor on-chip that maximizes the probability to find all possible physical defects in the VCO. The result of the analysis reveals that the fault coverage is maximized if the peak-to-peak output voltage is monitored. The complete on-chip characterization of the VCO is then addressed, for chip validation and process monitoring. The information that need to be extracted on-chip concern: amplitude of the signal, consumption of the VCO, frequency of oscillation, its conversion gain (voltage-to-frequency) and eventually some information on the phase noise. A silicon demonstrator for wafer sort purposes is implemented using the ST CMOS 65nm process. It includes a 3.5GHz VCO, an LDO, a temperature and supply-voltage independent voltage reference, a peak-to-peak voltage detector and a comparator. The Vpp detector outputs a DC-voltage that is compared to a predefined acceptance boundary. A logic pass/fail signal is output by the BIST. The attention is then turned to the study of the proposed architecture for an on-chip frequency-meter able to measure the RF frequency with high accuracy. Behavioral simulations using VHDL-AMS lead to the conclusion that a TDC (Time-to-Digital Converter) is the best solution for our goal. The road is then opened to the measure of long-time jitter making use of the same TDC.

Parce que les architectures de test classiques visent principalement à accroître la contrôlabilité et l'observabilité des données manipulées par le système matériel, elles sont identifiées comme sources potentielles de manipulations frauduleuses lorsqu'elles sont mises en oeuvre dans des systèmes traitant de sécurité numérique. Les dispositifs sécurisés demandent donc de développer des moyens de test adaptés.<br>Ce rapport de thèse présente des solutions de test pour systèmes intégrés de chiffrement en s'attachant à la fois aux tests exécutés en fin de production ou en maintenance, et aux tests effectués en cours de fonctionnement. En ce qui concerne les tests exécutés hors fonctionnement normal, l'approche préconisée s'appuie sur un autotest intégré. Il présente les avantages cumulés de limiter l'accès aux moyens de test intégrés au système, il préserve donc la sécurité des données, d'effectuer un test de qualité, il garantit donc un bon fonctionnement du système, et enfin de ne demander que très peu de ressources additionnelles.<br>Profitant des propriétés inhérentes aux algorithmes de chiffrement (diffusion, confusion, itération) et des implantations matérielles qui en découlent (architectures rebouclées), des solutions d'autotest sont proposées pour des coeurs DES et AES. Il est aussi démontré comment les réutiliser pour générer les vecteurs de test d'autres ressources matérielles du système et analyser leurs réponses.<br>Pour ce qui concerne les tests exécutés en cours de fonctionnement, l'architecture particulière des coeurs de chiffrement est à nouveau mise à profit pour de la détection de fautes en ligne basée sur de la redondance d'information ou de matériel.

Ces travaux présentent une synthèse de mon activité de recherche et d'encadrement depuis mon intégration au CNRS. Cette activité s'articule autour de deux axes principaux : le test de circuits et systèmes intégrés analogiques et mixtes et la conception de circuits intégrés pour applications médicales. L'objectif du premier axe de recherche consiste à s'assurer de la qualité des circuits après fabrication en développant des techniques de test permettant de détecter toute défaillance potentielle tout pour un surcoût minimal. Ces travaux se sont principalement axés sur les circuits analogiques, mixtes (analogiques et numériques) et plus généralement les systèmes hétérogènes. L'idée directrice consiste à développer des solutions (test intégré, test indirect, test niveau système,...) en rupture avec les techniques de test de production traditionnelles. Après la fabrication et le test de production, le circuit est inséré dans son application finale. Les travaux présentés recherchent aussi des solutions permettant de tester ce circuit dans son environnement d'utilisation. L'objectif n'est plus alors uniquement la détection des défaillances mais aussi la correction automatique du circuit. Le deuxième axe de recherche a pour objectif principal le développement de systèmes de Stimulation Electrique Fonctionnelle (SEF) implantables dans le corps humain. La SEF consiste à stimuler électriquement des nerfs ou muscles pour déclencher les phénomènes naturels de communication neurale ou de contraction musculaire. Ces techniques permettent dans certains cas de palier une partie des déficiences sensori-motrices survenues suite à une maladie ou à un accident. Dans ce contexte, nous cherchons à développer des circuits performants, fiables et à faible consommation, pour la génération de signaux électriques artificiels de stimulation et pour le recueil du signal neural naturel.