Nebenläufigkeit (die gleichzeitige Aktivität mehrerer Operationen in einem digitalen System) ist eine Möglichkeit, ohne Anstieg der Technologiekosten hohe Arbeitsgeschwindigkeiten zu erzielen. Die vorliegende Arbeit soil einen Beitrag zur Lösung des Problems der Erhöhung des Nebenlaufigkeitsgrades in komplexeren digitalen Systemen durch automatischen Entwurf leisten. Ausgangspunkt dieser Arbeit ist die bisher unbefriedigende Situation bei der Beschreibung und automatischen Synthese nebenlaufiger Schaltungen im Vergleich zur verbreiteten Ausnutzung von Nebenläufigkeit in den Bereichen der Rechnerarchitektur, Betriebssysteme und Programmiersprachen. Im allgemeinen wird Nebenläufigkeit erst in den letzten Phasen des automatischen Entwurfsprozesses einbezogen, was die Komplexität des Syntheseverfahrens beträchtlich erhöht. Dagegen verfolgt diese Arbeit die Idee, daß ein hoher Nebenläufigkeitsgrad mit geringer Synthesekomplexität erreicht wird, wenn Nebenläufigkeit schon in den frühesten Entwurfsphasen, nämlich der Problemanalyse und der Verhaltensbeschreibung, berücksichtigt wird. Zur Beschreibung des Verhaltens eines Systems wird die Sprache BABEL (Beschreibungssprache für nebenläufige digitale Schaltungen) eingeführt, die eine hierarchische und strukturierte Beschreibung der Nebenläufigkeit unterstützt. Mit dem Ziel, die Zunahme der Komplexität des von der BABEL-Beschreibung ausgehenden automatischen Syntheseprozesses gering zu halten, wurden Verfahren zur Realisierung von Nebenläufigkeit durch mehrere kooperative Steuerwerke und Verfahren zur Erhöhung des Parallelitätsgrades durch Kompaktierung von Zuständen entwickelt. Um den Entwurfsprozeß zu vervollstandigen, wurden die Sprache und das Syntheseverfahren an das automatische Entwurfssystem CADDY (Carlsruhe Digital Design System) angeschlossen. Die am Ende des automatischen Entwurfsvorgangs erzeugte Schaltung nutzt die im beschriebenen System vorliegende Nebenläufigkeit dann voll aus.

Este trabalho tem como fulcro o desenvolvimento de um gerador de analisadores sintáticos do tipo top-down para gramáticas LL(1) com entrada gráfica da gramática, bem como uma comparação do mesmo com outros geradores em uso no mercado. Como resultado foi obtido um gerador totalmente funcional, e foi mostrado como ele é superior aos outros analisadores. São descritos detalhes da implementação e foi elaborado um manual de uso do sistema implementado em Java independente de ambientes de programação. / This thesis has as its main goal the development a parser generator using top-down syntax analysis for LL(1) grammars. Its input is a graph grammar. A comparison with available parser generators is also presented. As a result a fully executable generator, and the fact that it is superior to the other generators was demonstrated. This work contains details of the implementation, and presents a users manual of the system, which was implemented in Java. The system is independent of programming environments.

Made available in DSpace on 2014-12-17T15:47:43Z (GMT). No. of bitstreams: 1 PlacidoASN.pdf: 652214 bytes, checksum: b7912104bf8e3ec91262c75b9ef5d36b (MD5) Previous issue date: 2007-09-06 / Coordena??o de Aperfei?oamento de Pessoal de N?vel Superior / Formal methods should be used to specify and verify on-card software in Java Card applications. Furthermore, Java Card programming style requires runtime verification of all input conditions for all on-card methods, where the main goal is to preserve the data in the card. Design by contract, and in particular, the JML language, are an option for this kind of development and verification, as runtime verification is part of the Design by contract method implemented by JML. However, JML and its currently available tools for runtime verification were not designed with Java Card limitations in mind and are not Java Card compliant. In this thesis, we analyze how much of this situation is really intrinsic of Java Card limitations and how much is just a matter of a complete re-design of JML and its tools. We propose the requirements for a new language which is Java Card compliant and indicate the lines on which a compiler for this language should be built. JCML strips from JML non-Java Card aspects such as concurrency and unsupported types. This would not be enough, however, without a great effort in optimization of the verification code generated by its compiler, as this verification code must run on the card. The JCML compiler, although being much more restricted than the one for JML, is able to generate Java Card compliant verification code for some lightweight specifications. As conclusion, we present a Java Card compliant variant of JML, JCML (Java Card Modeling Language), with a preliminary version of its compiler / M?todos formais poderiam ser usados para especificar e verificar software on-card em aplica??es Java Card. O estilo de programa??o para smart cards requer verifica??o em tempo de execu??o para condi??es de entrada em todos os m?todos Java Card, onde o objetivo principal ? preservar os dados do cart?o. Projeto por Contrato, em particular, a linguagem JML, ? uma op??o para este tipo de desenvolvimento e verifica??o, pelo fato da verifica??o em tempo de execu??o ser parte da implementa??o pela JML. Contudo, JML e suas respectivas ferramentas para verifica??o em tempo de execu??o n?o foram projetadas com o foco nas limita??es Java Card, sendo, dessa forma, n?o compat?veis com Java Card. Nesta disserta??o, analisamos o quanto esta situa??o ? realmente intr?nseca ?s limita??es Java Card e, se ? poss?vel re-definir a JML e suas ferramentas. Propomos requisitos para uma nova linguagem, a qual ? compat?vel com Java Card e apresentamos como o compilador desta linguagem pode ser constru?do. JCML retira da JML aspectos n?o definidos em Java Card, como por exemplo, concorr?ncia e tipos n?o suportados. Isto pode n?o ser o bastante, contudo, sem o esfor?o em otimiza??o de c?digo de verifica??o gerado pelo compilador, n?o ? poss?vel gerar c?digo de verifica??o para rodar no cart?o. O compilador JCML, apesar de ser bem mais restrito em rela??o ao compilador JML, est? habilitado a gerar c?digo de verifica??o compat?vel com Java Card, para algumas especifica??es lightweight. Como conclus?o, apresentamos uma variante da JML compat?vel com Java Card, JCML (Java Card Modeling Language), com uma vers?o de seu compilador

La publicación es una guía teórica y práctica para el aprendizaje de la metodología de programación y diseño de aplicaciones con sistemas embebidos de 8 bits de CPU, específicamente tomando como modelo el microcontrolador PIC18F4550 de la marca Microchip®. El libro trata de enfocar aquellos aspectos que son de suma importancia conocer para el diseño y desarrollo de hardware basado en sistemas embebidos: entender la arquitectura del microcontrolador, conocer las herramientas de desarrollo disponibles en el mercado y la Internet para el diseño de firmware, dominio del lenguaje ensamblador y dominio de un lenguaje de alto nivel como el ANSI C. También se busca explicar el funcionamiento de los módulos periféricos internos del microcontrolador y presentar ejemplos de diseño de hardware y firmware de diversas aplicaciones reales. Escanear este código con tu smartphone Sergio Salas, ingeniero electrónico y autor de esta publicación, propone el uso de dos herramientas de aprendizaje: el hardware PIC18F4550, sobre el cual se presentan diversas aplicaciones reales de diseño electrónico digital, las cuales el lector las puede tomar como referencia para implementarlas en un proyecto personal similar u otro más grande o simplemente para verificar su funcionamiento. La segunda herramienta a utilizarse es el software MPLAB X IDE de la marca Microchip® que es la interfaz de desarrollo de firmware.