A new data capturing technique for a potentially coupled bus of lines is proposed that always accommodates fast operation. The proposed method utilizes multiple reference voltages available within a line's receiving logic and the initial conditions of the involved wires in order to determine early and accurately the transmitted data in the current cycle. The presented data reading technique rarely requires repeater insertion and it can considerably accelerate signal propagation. The introduced logic at the receiver-end of a victim wire entails an affordable area overhead. Experimental results are given in the 65nm CMOS process for interconnects of various lengths. An architecture is proposed that allows for data reading with fault detection capability on lines which are likely to operate under a potentially wide range of capacitive coupling. In order to develop such a methodology, multiple reference or threshold voltages in the receiving logic of the lines are considered instead of typically one. The proposed technique utilizes the additional reference voltages to evaluate whether an intermittent fault has occurred during the capture of the transmitted data. Some combinational logic is introduced on the receiver side to accomplish this task. The mechanism is initially illustrated on a line with one adjacent aggressor. Subsequently, the case of a line with two adjacent aggressors is discussed and it is shown how to generalize the technique for wide buses. In this work the efficiency of the detection mechanism is evaluated for both single and multiple faulty occurrences. A novel circuit to treat crosstalk induced glitches on local interconnects is presented. Design irregularities and manufacturing defects on wires may result in spurious electrical events that impact the reliability of the interconnect infrastructure. The proposed methods act by dynamically adjusting the threshold voltage of the receiving gate on the victim line. The proposed technique can be used in combination with encoding algorithms on data buses. A comparative study in the 180nm CMOS process is presented that supports the applicability of the approach. Transient faults due to radiation have become increasingly observable in combinational logic. This is due to the weakening of inherent protective mechanisms that logic traditionally held against such flawed spurious events. Further boosting of such effects is increasingly probable due to the interaction of transients appearing at the inputs of logic gates. Such multiple instances of transients can arise either because of re-convergent circuit paths or because of significant reduction in the critical charge of modern technologies. The latter, in particular, makes more than one circuit nodes susceptible to the same high energy ions. A static transient propagation is employed to address possible transient interaction and to compute its worst-case effects in logic. The quantified effects of interest are the maximum duration and slope of the resulting hazards at the circuit outputs. A hardening methodology is also proposed to protect combinational logic from such events. For this purpose, filtering circuits are inserted in logic and several placement algorithms are developed and evaluated.

Ce mémoire traite des systèmes intégrés sur puce (System-on-Chip) à faible consommation d'énergie tels que ceux qui seront utilisés dans les équipements portables de future génération (ordinateurs de poche (PDA), téléphones mobiles). S'agissant d'équipements alimentés par des batteries, la consommation énergétique est un problème critique. Ces plateformes contiendront probablement une douzaine de coeurs de processeur et une quantité importante de mémoire embarquée. Une architecture de communication optimisée sera donc nécessaire afin de les interconnecter de manière efficace. De nombreuses architectures de communication ont été proposées dans la littérature: bus partagés, bus pontés, bus segmentés et plus récemment, les réseaux intégrés (NoC). Toutefois, à l'exception des bus, la consommation d'énergie des réseaux d'interconnexion intégrés a été largement ignorée pendant longtemps. Ce n'est que très récemment que les premières études sont apparues dans ce domaine. Cette thèse présente: - Une analyse complète de l'espace de conception des architectures de communication intégrées. Sur base de cet espace de conception et d'un état de l'art détaillé, des techniques jusqu'alors inexplorées ont pu être identifiées et investiguées. - La conception d'environnements de simulation de bas et haut niveaux permettant de réaliser des comparaisons entre différentes architectures de communication en termes de consommation énergétique et de surface. - La conception et la validation d'une architecture de communication intégrée innovante basée sur le multiplexage spatial Ce dernier point a pour ambition de démontrer qu'un réseau basé sur le multiplexage spatial (SDM) constitue une alternative intéressante aux réseaux classiques principalement basés sur le multiplexage temporel dans le contexte très spécifique des architectures de communication intégrées. Nous démontrerons la validité de la solution proposée à l'aide de campagnes de simulation de haut niveau pour divers types de trafic ainsi que des simulations de plus bas niveau. L'étude concerne successivement la conception de routers SDM, des interfaces réseau et finalement d'un réseau complet. Les avantages et inconvénients d'une telle technique seront discutés en détails.

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As technology scales down, coupling between nodes of the circuits increases and becomes an important factor in interconnection analysis. In many cases like the deep submicron technology (DSM), the coupling between lines (inter-wire capacitance) is strong and the energy consumption caused by parasitic capacitance is non-negligible. In this work, we employ the differential low-weight encoding [1] to reduce energy and delay (transmission cost) on DSM buses. We propose an enumeration method that reduces the encoder table-size from O(2n) words to O(n) words, for an n-bit DSM bus, and so reduces the memory complexity significantly and facilitates energy and delay reduction due to addressing and fetching data from large lookup tables. We modify the energy and delay equations for DSM buses and develop new representations in terms of number of the same and opposite direction transitions on the bus and use them in our interconnect analysis. We also use these equations to develop formulas for computing the mean transmission cost per bit on DSM buses for both differential low-weight encoding and uncoded schemes. Using the interconnect analysis, we compute a help codeword (from the set of unselected codewords) on the fly and assign to each selected codeword. This low complexity step consists of simple operations and enables us to gain more cost reduction without increasing the table size or number of the bus lines. The simulation results for 16-bit, 32-bit and 64-bit buses at maximum rate (only one extra line added) show that the proposed encoding scheme achieves more than 10% cost reduction, and performs more than 2.5% better than to the original differential low-weight scheme, in the worst case.

Ce mémoire traite des systèmes intégrés sur puce (System-on-Chip) à faible consommation d'énergie tels que ceux qui seront utilisés dans les équipements portables de future génération (ordinateurs de poche (PDA), téléphones mobiles). S'agissant d'équipements alimentés par des batteries, la consommation énergétique est un problème critique. <p><p>Ces plateformes contiendront probablement une douzaine de coeurs de processeur et une quantité importante de mémoire embarquée. Une architecture de communication optimisée sera donc nécessaire afin de les interconnecter de manière efficace. De nombreuses architectures de communication ont été proposées dans la littérature: bus partagés, bus pontés, bus segmentés et plus récemment, les réseaux intégrés (NoC).<p><p>Toutefois, à l'exception des bus, la consommation d'énergie des réseaux d'interconnexion intégrés a été largement ignorée pendant longtemps. Ce n'est que très récemment que les premières études sont apparues dans ce domaine.<p><p>Cette thèse présente:<p><p>- Une analyse complète de l'espace de conception des architectures de communication intégrées. Sur base de cet espace de conception et d'un état de l'art détaillé, des techniques jusqu'alors inexplorées ont pu être identifiées et investiguées. <p>- La conception d'environnements de simulation de bas et haut niveaux permettant de réaliser des comparaisons entre différentes architectures de communication en termes de consommation énergétique et de surface.<p>- La conception et la validation d'une architecture de communication intégrée innovante basée sur le multiplexage spatial<p><p>Ce dernier point a pour ambition de démontrer qu'un réseau basé sur le multiplexage spatial (SDM) constitue une alternative intéressante aux réseaux classiques principalement basés sur le multiplexage temporel dans le contexte très spécifique des architectures de communication intégrées.<p><p>Nous démontrerons la validité de la solution proposée à l'aide de campagnes de simulation de haut niveau pour divers types de trafic ainsi que des simulations de plus bas niveau. L'étude concerne successivement la conception de routers SDM, des interfaces réseau et finalement d'un réseau complet. Les avantages et inconvénients d'une telle technique seront discutés en détails. / Doctorat en sciences appliquées / info:eu-repo/semantics/nonPublished