El empleo de video de alta resolución es una actividad muy común en la actualidad, debido a la existencia de dispositivos portátiles capaces de reproducir y crear secuencias de video, ya sea en HD o en resoluciones mayores, como 4k u 8k. Sin embargo, debido a que las secuencias de video de mayor resolución pueden llegar a ocupar grandes espacios de memoria, estas no pueden ser almacenadas sin antes realizar un proceso de compresión. Organizaciones especializadas como ITU-T Coding Experts Group e ISO/IEC Moving Picture Experts Group, han sido responsables del desarrollo de estándares de codificación de video. De esta manera, para mejorar la transmisión de video y poder obtener resoluciones cada vez mayores, se llevó a cabo el desarrollo del estándar de codificación HEVC o H.265, el cual es el sucesor al estándar H.264/AVC. El presente trabajo de tesis está centrado en el módulo de Transformada Discreta e Inversa del Coseno (DCT e IDCT), el cual forma parte del estándar HEVC y su función es hallar los coeficientes en el dominio de la frecuencia de muestras, para poder cuantificarlas y reducir su número. Se realizó el diseño la arquitectura, tomando en consideración la capacidad de procesamiento de pixeles requerida por el estándar, la frecuencia de operación de circuito y la cantidad de recursos lógicos usados. La arquitectura fue descrita en el lenguaje Verilog HDL y fue sintetizada para dispositivos Zynq – 7000 de la empresa Xilinx. La verificación funcional del circuito fue realizada mediante el uso de Testbenchs en el software ModelSim. Para verificar el funcionamiento de la arquitectura diseñada, se utilizó el software MATLAB para obtener los resultados esperados y se compararon con los obtenidos en la simulación funcional del circuito. La frecuencia máxima de operación fue hallada mediante la síntesis de la arquitectura, la cual llegó a ser de 135 MHz, que es equivalente al procesamiento de secuencias de vídeo de resolución 4k o 3840x2160 pixeles a 65 fps. / Tesis

En los últimos años, los esquemas de compresión de imágenes basados en la transformada de Wavelet han ido remplazando a los esquemas clásicos basados en la transformada de Fourier, ya que son más eficientes y ofrecen una mayor posibilidad de análisis debido a su naturaleza multiresolución[1]. La compresión de imágenes actualmente juega un papel muy importante en el desarrollo de equipos portátiles o de telecomunicaciones, ya que estos buscan almacenar grandes volúmenes de información en el menor espacio posible o transmitir información a altas velocidades. Por lo tanto, esto implica migrar de la solución software originalmente concebida, hacia su implementación en procesadores de aplicación específica (hardware), la cual ofrece una mayor flexibilidad y la posibilidad de procesar los datos en tiempo real. Este trabajo presenta la implementación de una versión optimizada del algoritmo de codificación/decodificación SPIHT (Set Partitioning In Hierarchical Trees) sobre un arreglo de puertas programables por campo (FPGA), para lograr una reducción considerable del tiempo de procesamiento. Para ello, se propone una metodología de diseño digital Top-Down capaz de adaptar el estado del arte de un algoritmo específico a su equivalente en hardware programable. Los resultados de las pruebas experimentales demuestran que el diseño alcanza un reducido tiempo de procesamiento, logrando codificar una imagen transformada al dominio Wavelet de 256x256 píxeles en 50 milisegundos y realizar la decodificación de las misma en menos de un milisegundo. Además posee un bajo consumo de recursos, ocupando un 27% del FPGA Stratix EP1S25F1020C5 de Altera para dicha configuración. El sistema esta configurado para comunicarse con una interfaz de usuario visual para la transferencia de imágenes y visualización de resultados por la PC a través del Bus PCI. / Tesis

Low Density Parity Check codes presents itself as the dominant FEC code in terms of performance, having the nearest performance to the Shannon limit and proving its usefulness in the increasing range of applications and standards that already used it. Low power devices are not except of this rapid development, where it emerges the necessity of decoders of low power without totally sacrificing performance or resource usage. The present work details research for a LDPC decoder compliant with the DVB-S2 standard for digital television, motivated for its already established use in uplink and downlink satellite applications and its great performance at large code lengths. Specifically, this research presents the study of the min-sum algorithm and the elements that conform the core decoder, including both functional units (variable and check nodes), memory blocks and routing network. In the context of DVB-S2, it is focused in the inner LDPC decoder and targets FPGA as platform . Furthermore, a variety of design strategies are considered as part of the scope of this work, including the optimal selection of the architecture and the schedule policy, the basis of the design characteristics of the control unit as a Algorithmic State Machine and the introduction of specialized modules to reduce the number of clock cycles per decoding process, such as early stopping. Under these constrains, it has been selected a set of features for a core design derived from work, such as code length of 64800 bits and code rate equal to 1/2. The proposed architecture is partially parallel with flooding schedule and operation over binary symbols (Galois field GF(2)). It takes the assumption of a channel with AWGN and BPSK modulation, so the demodulator feeds soft decision information of each symbol based on both assumptions. / Trabajo de investigación

La comunicación satelital implica la transmisión de datos a grandes distancias, además de la exposición a la radiación y fenómenos climáticos. Por ello, es necesaria la implementación de códigos que permitan no solo la detección sino también la corrección de estos errores. De acuerdo con el Comité Consultivo para Sistemas de Datos Espaciales (CCSDS por sus siglas en inglés) y la Cooperación Europea para Estandarización Espacial (ECSS por sus siglas en inglés) se recomienda el código BCH (63, 56), el cual tiene la capacidad de corregir 1 bit y detectar 2 en los 63 bits de la palabra de entrada. El diseño de un decodificador BCH (63, 56) se basa en una máquina de estados algorítmica con datapath (ASM-D) en el cual los estados ejecutan los bloques de cálculo de síndrome, localización y corrección del error (búsqueda de Chien). Por otro lado, el decodificador tiene la capacidad de reconocer cuando la palabra de entrada posee más de 2 bits errados; y por tanto, no es posible su decodificación. El primer bloque es el encargado de obtener el síndrome y, a su vez, el peso de Hamming del mismo, lo cua les relevante para conocer si la palabra contiene o no errores y la posición de estos. En el presente trabajo se realizó el diseño del decodificador BCH (63, 56) por medio del software Matlab y el lenguaje de descripción de hardware Verilog HDL, obteniéndose la corrección de 1 bit errado y la detección de 2 bits errados. Esto se implementó en 9 estados de una ASM-D con la cual se obtuvo una frecuencia de operación máxima de 160. 54M Hz y 360 elementos lógicos, es decir, una utilización menor al 1% de los elementos lógicos totales. Finalmente para la simulación se generó un Testbenchen Verilog HDL, donde se colocaron distintas palabras de entradas para verificar el correcto funcionamiento del decodificador.

El empleo de video de alta resolución es una actividad muy común en la actualidad, debido a la existencia de dispositivos portátiles capaces de reproducir y crear secuencias de video, ya sea en HD o en resoluciones mayores, como 4k u 8k. Sin embargo, debido a que las secuencias de video de mayor resolución pueden llegar a ocupar grandes espacios de memoria, estas no pueden ser almacenadas sin antes realizar un proceso de compresión. Organizaciones especializadas como ITU-T Coding Experts Group e ISO/IEC Moving Picture Experts Group, han sido responsables del desarrollo de estándares de codificación de video. De esta manera, para mejorar la transmisión de video y poder obtener resoluciones cada vez mayores, se llevó a cabo el desarrollo del estándar de codificación HEVC o H.265, el cual es el sucesor al estándar H.264/AVC. El presente trabajo de tesis está centrado en el módulo de Transformada Discreta e Inversa del Coseno (DCT e IDCT), el cual forma parte del estándar HEVC y su función es hallar los coeficientes en el dominio de la frecuencia de muestras, para poder cuantificarlas y reducir su número. Se realizó el diseño la arquitectura, tomando en consideración la capacidad de procesamiento de pixeles requerida por el estándar, la frecuencia de operación de circuito y la cantidad de recursos lógicos usados. La arquitectura fue descrita en el lenguaje Verilog HDL y fue sintetizada para dispositivos Zynq – 7000 de la empresa Xilinx. La verificación funcional del circuito fue realizada mediante el uso de Testbenchs en el software ModelSim. Para verificar el funcionamiento de la arquitectura diseñada, se utilizó el software MATLAB para obtener los resultados esperados y se compararon con los obtenidos en la simulación funcional del circuito. La frecuencia máxima de operación fue hallada mediante la síntesis de la arquitectura, la cual llegó a ser de 135 MHz, que es equivalente al procesamiento de secuencias de vídeo de resolución 4k o 3840x2160 pixeles a 65 fps.

En los últimos años, los esquemas de compresión de imágenes basados en la transformada de Wavelet han ido remplazando a los esquemas clásicos basados en la transformada de Fourier, ya que son más eficientes y ofrecen una mayor posibilidad de análisis debido a su naturaleza multiresolución[1]. La compresión de imágenes actualmente juega un papel muy importante en el desarrollo de equipos portátiles o de telecomunicaciones, ya que estos buscan almacenar grandes volúmenes de información en el menor espacio posible o transmitir información a altas velocidades. Por lo tanto, esto implica migrar de la solución software originalmente concebida, hacia su implementación en procesadores de aplicación específica (hardware), la cual ofrece una mayor flexibilidad y la posibilidad de procesar los datos en tiempo real. Este trabajo presenta la implementación de una versión optimizada del algoritmo de codificación/decodificación SPIHT (Set Partitioning In Hierarchical Trees) sobre un arreglo de puertas programables por campo (FPGA), para lograr una reducción considerable del tiempo de procesamiento. Para ello, se propone una metodología de diseño digital Top-Down capaz de adaptar el estado del arte de un algoritmo específico a su equivalente en hardware programable. Los resultados de las pruebas experimentales demuestran que el diseño alcanza un reducido tiempo de procesamiento, logrando codificar una imagen transformada al dominio Wavelet de 256x256 píxeles en 50 milisegundos y realizar la decodificación de las misma en menos de un milisegundo. Además posee un bajo consumo de recursos, ocupando un 27% del FPGA Stratix EP1S25F1020C5 de Altera para dicha configuración. El sistema esta configurado para comunicarse con una interfaz de usuario visual para la transferencia de imágenes y visualización de resultados por la PC a través del Bus PCI.

En la comunicación satelital se transmiten datos los cuales pueden verse afectados por diversos factores como la radiación. Por esta razón, el Comité Consultivo para Sistemas de Datos Espaciales (CCSDS por sus siglas en inglés) y la Cooperación Europea para Estandarización Espacial (ECSS por sus siglas en inglés) recomiendan la implementación de códigos que permitan corregir dichos errores. Además, especifican el uso del código Bose-Chaudhuri-Hoquenghem (BCH) frente a Reed-Solomon (RS) debido a su capacidad de corrección de múltiples errores y que esto se realiza bit a bit, es decir, no importa la posición del error. Se recomienda el uso del código BCH (63,56), ya que permite corregir 1 bit errado y detectar 2, suficiente para ser implementado en un nanosatélite. Dicho código hace referencia a 56 bits para información o datos y 7 bits para el control de errores, con lo que se obtiene un total de 63 bits. El decodificador BCH consta de 3 bloques: cálculo de síndromes, localización del error y búsqueda de Chien. El bloque de mayor relevancia es el cálculo de síndrome, debido a que este permite conocer si la palabra a decodificar contiene error, y de ser así si es posible realizar la corrección. Mientras que los otros bloques usan los síndromes hallados para encontrar la posición del error. En este trabajo, se presenta un estudio del diseño de una arquitectura de un decodificador para corrección de errores mediante el código BCH (63,56), así como las consideraciones para cada uno de los bloques obteniéndose el modelo de solución.