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Les technologies électroniques actuelles offrent la possibilité de réaliser des systèmes sur puce (SoC). Les méthodologies doivent s'adapter à ce nouveau cadre de conception afin de tirer profit des capacités que présentent les SoC.<br />Dans ce contexte, le thème émergent de radio logicielle a pour rôle de répondre à une diversité de fonctionnalités et de standards de télécommunication sans fil à l'aide d'une interface matérielle unique.<br /><br />L'objet de cette thèse est d'élaborer des méthodologies et des outils contribuant au dimensionnement et à la synthèse systématique d'un module analogique/numérique dédié à des applications radio logicielle.<br />Les aspects modélisation et prototypage d'une tête de réception mixte constituent les principales contributions de ce travail. Un exemple de dimensionnement d'une tête de réception mixte répondant aux standards GSM et UMTS est développé. La simulation globale de ce système ainsi que son implémentation matérielle sont proposées.

Les FPGA (Field Programmable Gate Arrays) constituent un type de circuit reprogrammable qui, sous certaines conditions, peuvent avoir de meilleures performances que les microprocesseurs classiques. Les FPGA utilisent le circuit comme paradigme de programmation, ce qui permet d'effectuer des calculs parallèles propres à l'application visée. Ils permettent aussi d’atteindre l’efficacité arithmétique: un bit ne doit être calculé que s'il est utile dans le résultat final. Pour ce faire, l’arithmétique utilisée par les FPGA ne peut se limiter qu’à des fonctions conçues pour les microprocesseurs. Cette thèse se propose d’étudier les méthodes pour l’implémentation des fonctions gros-grain pour les FPGA à travers trois voies. De nouvelles méthodes pour évaluer des fonctions trigonométriques, telles que le sinus, cosinus et arc tangente ont été développés dans cette thèse. Chaque méthode est optimisée dans son contexte, de la manière la plus flexible et la plus souple possible. Pour que les méthodes aboutissent à leur efficacité arithmétique, il est nécessaire de procéder à une analyse d'erreurs, ainsi qu’à un choix attentif des paramétrés de la méthode et à une fine compréhension des algorithmes utilisés. Les filtres numériques constituent une famille importante d’opérateurs arithmétiques qui rassemble des fonctions élémentaires. Ils peuvent être spécifiés à un niveau élevé d'abstraction, à travers une fonction de transfert avec des contraintes sur le rapport signal/bruit. Ils peuvent être ensuite implémentés comme des chemins de données basés sur des additions et des multiplications. Le principal résultat est donc une méthode qui transforme une spécification de haut niveau en une implémentation d’une façon automatique. La première étape se rapporte au développement d'une méthode pour le calcul des produits par des constantes. Des filtres FIR et IIR peuvent être construits à l'aide de cette brique de base. Pour que les opérateurs arithmétiques atteignent leur performance maximale, on a besoin d’un pipeline correspondant au contexte donné. Même si les connaissances du développeur s’avèrent d’un grand avantage pendant le processus de création d'un pipeline d'un chemin de données, cette étape demeure complexe et facilement susceptible à des erreurs. Une méthode automatique, contrôlée par le développeur a dont été développée. Cette thèse fournit un générateur des opérateurs arithmétiques de haute qualité près à l'emploi, et qui propagent le domaine des calculs sur des FPGA à un pas plus proche de l’adoption générale. Les cœurs arithmétiques font partie d'un générateur open-source, où les fonctions peuvent être décrites par une spécification de haut niveau, comme par exemple une formule mathématique. / Field-Programmable Gate Arrays (FPGAs) have been shown to sometimes outperform mainstream microprocessors. The circuit paradigm enables efficient application-specific parallel computations. FPGAs also enable arithmetic efficiency: a bit is only computed if it is useful to the final result. To achieve this, FPGA arithmetic shouldn’t be limited to basic arithmetic operations offered by microprocessors. This thesis studies the implementation of coarser operations on FPGAs, in three main directions: New FPGA-specific approaches for evaluating the sine, cosine and the arctangent have been developed. Each function is tuned for its context and is as versatile and flexible as possible. Arithmetic efficiency requires error analysis and parameter tuning, and a fine understanding of the algorithms used. Digital filters are an important family of coarse operators resembling elementary functions: they can be specified at a high level as a transfer function with constraints on the signal/noise ratio, and then be implemented as an arithmetic datapath based on additions and multiplications. The main result is a method which transforms a high-level specification into a filter in an automated way. The first step is building an efficient method for computing sums of products by constants. Based on this, FIR and IIR filter generators are constructed. For arithmetic operators to achieve maximum performance, context-specific pipelining is required. Even if the designer’s knowledge is of great help when building and pipelining an arithmetic datapath, this remains complex and error-prone. A user-directed, automated method for pipelining has been developed. This thesis provides a generator of high-quality, ready-made operators for coarse computing cores, which brings FPGA-based computing a step closer to mainstream adoption. The cores are part of an open-ended generator, where functions are described as high-level objects such as mathematical expressions.

L'interférence inter-symboles (ISI) représente un des obstacles majeurs à l'obtention de communications numériques fiables. Sauf pour le cas particulier des systèmes de signalisation à réponse partielle, le taux ISI doit être réduit le plus possible pour obtenir les communications numériques les plus fiables possibles. Pour les communications numériques à large bande , une des techniques les plus utilisées pour minimiser le taux ISI est l'égalisation. Les égalisateurs décisionnels à contre-réaction (DFE) sont parmi les structures les plus fréquemment utilisées, à cause de leur simplicité et de leur bonne performance. Cette thèse s'attaque au problème de la diminution de la propagation des erreurs dans un egalisateur décisionnel à contre réaction basé sur l'erreur quadratique moyenne (MMSE-DFE). Les DFE constituent une part importante des communications numériques modernes. De façon à réduire la propagation des erreurs dans les DFE, ce qui est de fait la limitation la plus importante de ceux-ci, un modèle basé sur l'erreur quadratique moyenne (MSE) est proposé. En s'appuyant sur ce nouveau modèle, les pondérations des filtres DFE, les éminceurs d'effacement (erasure slicer) et les éminceurs souples (soft slicer) peuvent être optimisés. Après une analyse théorique, on procède aux simulations numériques de ces modèles. Ces derniers sont relativement simples à implanter, ce qui contraste avec les modèles traditionnels basés sur les chaînes de Markov. Simultanément, on obtient une précision de prédiction qui se compare très avantageusement à celle obtenue avec les critères conventionnels basés sur l'erreur quadratique moyenne. On constate que l'éminceur souple optimal obtenu excède celui obtenu par l'optimisation conjointe DFE des pondérations et un éminceur à effacement. Les filtres de pondération DFE avec un éminceur optimal souple peuvent être considérés comme un sytème MMSE DFE vrai. La seconde contribution de ce travail de thèse consiste en une nouvelle forme de codage qui interagit avec la propagation des erreurs dans un DFE pour les modulations d'ordre supérieur. Les bits redondantes dans le diagramme d'éparpillement de la nouvelle modulation obtenue augmentent de façon dramatique l'immunité à la propagation des erreurs pour les symboles ayant le même niveau moyen d'énergie. De plus, la méthode proposée n'introduit pas de délais de décodage additionnels et la robustesse à la propagation des erreurs est néanmoins maintenue, même lorsque les pondérations de contre-réaction sont grandes par rapport à celles d'un DFE conventionnel. Globalement, cette thèse explore plusieurs moyens pour combattre la propagation des erreurs dans les DFE. Cette propagation est difficile à analyser surtout à cause de la non-linéarité de l'éminceur dans la boucle de contre réaction. Notre étude démontre que l'introduction de la propagation des erreurs dans le modèle du DFE-MSE conduit à une meilleure optimisation du DFE. L'approximation statistique du bruit et de l'ISI avant l'éminceur s'avère très appropriée pour la simulation numérique. Des connaissances additionnelles sur l'utilisation des DFE dans les canaux large bande ont également été obtenues. Un élément fondamental de nos travaux est la démonstration de l'exigence cyclique en transmission pour les égalisateurs à porteuse unique dans le domaine de la fréquence (SC-FDE). Bien que le traitement du signal en milieu fréquentiel soit largement accepté comme technique pour réduire les efforts de calcul requis, l'analyse théorique et la sirnulation révèlent qu'il y a également un autre avantage au traitement dans le domaine des fréquences. En effet, on montre que lorsque la réponse impulsionnelle du canal est plus longue que le préfixe cyclique du SC-FDE, un traitement dans le domaine fréquentiel amène une meilleure fidélité du signal qu'un traitement dans le temps. On a également regardé l'effet de la limitation de la largeur de bande pour un SC-FDE. Les résultats obtenus montrent qu'il existe une diversité de fréquences aux deux extrémités des secteurs des FFT. Ceci peut amener des idées directrices pour la réalisation physique des SC-FDE, particulièrement pour tenir compte du fait que les caractéristiques des secteurs de FFT requièrent des algorithmes différents pour un canal soumis à l'évanouissement.