Ce mémoire de thèse s'intéresse à la conception de systèmes temps-réel en s'appuyant sur la méthode formelle RT-Lotos, extension temporelle à l'algèbre de processus Lotos. Il aborde plusieurs points relatifs à la spécification, la validation et l'ordonnancement de systèmes concurrents sujets à des contraintes logiques et temporelles. La première partie propose un éventail de méthodes formelles pour la spécification et la validation de systèmes temps-réel. Elle présente également le langage RT-Lotos et la technique de vérification formelle associée basée sur une analyse d'accessibilité. Elle détaille finalement un ensemble de travaux concernant l'automate temporisé (appelé un DTA) dérivé d'une spécification RT-Lotos, avec comme objectifs d'exécuter des simulations rapides, et de s'interfacer avec des outils de vérification de type model-checker. La deuxième partie présente une étude sur la notion de cohérence temporelle et propose une technique ainsi qu'un modèle formel pour exploiter sous un nouvel angle des informations issues de la vérification formelle par analyse d'accessibilité. Cette approche propose de raffiner le graphe des régions, d'en élaguer certaines branches jugées non souhaitables, d'extraire les dates de tir possible des actions, et de présenter ces informations sous la forme d'un nouveau type d'automate temporisé (appelé un TLSA) ayant pour vocation l'ordonnancement dans le temps des actions d'un système. Enfin, la troisième partie se penche sur les liens possibles entre méthodes formelles et semi-formelles. Dans ce cadre, nous proposons une sémantique formelle pour les diagrammes UML s'appuyant sur RT-Lotos, après avoir défini une extension temps-réel à UML (appelée TURTLE). Ainsi, nous définissons une méthodologie qui s'inscrit dans les techniques de développement industriel classiques et qui permet une vérification formelle de systèmes temps-réel.

Ce travail est une contribution à la commande des systèmes manufacturiers et plus particulièrement à leur reconfiguration dynamique. En cas de reconfiguration, l'idée de base est de synthétiser les contrôleurs de commande en tenant compte d'une part des besoins de l'utilisateur et d'autre part de l'état du système. L'approche proposée est inspirée de la théorie du supervisory control, mais est adaptée à l'exploitation du formalisme des réseaux de Petri.<br />Dans ce travail, nous proposons un nouveau problème pour la modélisation des spécifications utilisateurs : le « Problème des Séquences Interdites de Transitions d'États» (PSITE). Nous proposons alors le « Graphe d'Accessibilité Synchrone Contraint » (GASC) pour synthétiser le modèle du procédé et le modèle des spécifications tous les deux basés sur les RdPs. Pour réaliser la synthèse, nous utilisons la théorie des régions revisitée par les travaux de thèse de A. Gaffari. <br />Dans la deuxième partie du travail nous montrons dans un premier temps que cette approche peut être utilisée pour la synthèse d'allocateurs de ressources, pour rendre déterministe l'interprétation de gammes opératoires. L'idée à ce niveau est de pouvoir synthétiser des contrôleurs déterministes qui mettent en œuvre un ordonnancement cyclique donné, établi en tenant compte de l'état du procédé et des objectifs de production. Ce travail est complété par la proposition d'un outil logiciel dont nous présentons le fonctionnement, l'intérêt et également les limites actuelles.