Intégrées aux niveaux des interconnexions en technologies CMOS et BiCMOS, les inductances doivent répondre aux critères de fortes performances électriques, faible surface et/ou forts courants. Mais le défi n'est pas simple à relever. En effet, l'évolution du Back-End Of Line (BEOL) des technologies CMOS avancées et l'utilisation d'un substrat silicium à pertes tendent à dégrader fortement leurs performances. Ainsi, le développement de BEOL optimisés pour les inductances intégrées apparaît comme indispensable si on veut pouvoir répondre aux spécifications des circuits RF visés.<br />Le principal objectif de cette thèse est de fournir des choix technologiques pour l'optimisation des inductances intégrées sur silicium, visant les applications dans la bande de fréquences de 1 à 5 GHz. <br />Tout d'abord, une stratégie de gestion des inserts métalliques à l'échelle de l'inductance a été évaluée, afin de satisfaire les règles de densité imposées dans les technologies avancées (jusqu'au nœud technologique 32 nm).<br />La volonté actuelle d'intégrer le module dédié à l'amplificateur de puissance en technologie CMOS a soulevé récemment la problématique de la gestion de forts courants (jusqu'à 1 A à 125°C) qui ne peut être adressée avec un BEOL standard. Un BEOL innovant utilisant deux niveaux de cuivre épais a été étudié en technologie CMOS 65 nm<br />Ce même BEOL a été évalué en technologie SOI. Cette dernière commence à émerger pour l'intégration du module d'émission complet en technologie CMOS de part sa compatibilité avec des substrats silicium Hautement Résistifs. L'optimisation d'inductances utilisant ce module double cuivre épais a été menée en technologie CMOS HR SOI 130 nm.