Im Rahmen der vorliegenden Arbeit wurden die technologischen Ansätze zur Erzeugung von Mikro-Kavitäten als Grundlage zur Entwicklung und Erprobung neuer Konzepte der MEMS-basierten Aktoren und Sensoren erfolgreich eingesetzt. Im Verlauf der Integration eines IR-Emitters wurde der SON-Prozess weiterentwickelt, um eine hohe und homogene Verteilung der Dotierstoffe innerhalb der SON-Membran zu erreichen. Dabei wurde ein technologischer Ablauf entwickelt, welcher die genannten Randbedingungen erfüllt und darüber hinaus eine optimierte Herstellung anbietet, indem die zeitaufwändige Formierung der Kavität in einem Batch- anstatt eines RTP-Ofens erfolgt. Die Opferschichttechnik wurde bei der Integration von beiden vorgestellten Bauelementen eingesetzt und mit Rücksicht auf die einzelnen Randbedingungen angepasst. So konnte z. B. eine Kavität mit einer Höhe von 700 nm zur Abdeckung von IR-Emitter hergestellt werden, wodurch die thermische Isolation verbessert wurde. Im Konzept des druckempfindlichen Feldeffekttransistors wurde eine Opferschicht mit einer Dicke von 70 nm verwendet, um die Größe der Gate-Kapazität so anzupassen, dass der hergestellte Transistor steuerbar und druckempfindlich ist. Somit konnten die Flexibilität und das Potenzial der beiden Prozessknotenpunkte verdeutlicht werden.:Symbolverzeichnis Abkürzungsverzeichnis 1 Einleitung 1.1 Einführung zum Thema 1.2 Technologien zur Herstellung von Mikro-Kavitäten für MEMS 1.2.1 Silicon-On-Nothing Technologie 1.2.2 Opferschichttechnik 2 Das neue Konzept einer breitbandigen Infrarotquelle 2.1 Grundlegende Ideen der Infrarot-Sensorik 2.1.1 Wechselwirkung von Infrarotstrahlung mit CO2-Gas 2.1.2 Prinzipielle Funktionsweise eines IR-Emitters 2.1.3 CMOS-kompatible Materialien und Integrationsmöglichkeiten eines IR-Emitters 2.1.4 Das neue Konzept eines Infrarot-Emitter-Systems basierend auf monokristallinem Silizium 2.2 Finite-Elemente-Methode-Simulation des IR-Emitter-Systems 2.2.1 Geometrievarianten 2.2.2 Temperaturabhängige elektrische Eigenschaften des Bauelements 2.2.3 Betrachtung der thermischen Verluste 2.2.4 Simulation der Wärmeentwicklung 3 Herstellung und Charakterisierung eines IR-Emitters 3.1 Module der CMOS-basierten 3D-Integration 3.1.1 FEOL - Front End of Line 3.1.2 BEOL - Back End of Line 3.2 Elektrische Charakterisierung des IR-Emitters 3.2.1 I(V)-Spektren 3.2.2 Optische Eigenschaften 3.2.3 Zeitabhängiges Verhalten 4 Das neue Konzept eines druckempfindlichen Feldeffekttransistors 4.1 Einleitung zum Konzept des Bauelements 4.1.1 Konzepte zur Herstellung von MOSFET - basierten Sensoren 4.1.2 Prinzipieller Aufbau und Funktionsweise des neuen Konzepts 4.1.3 Geometrievarianten 5 Herstellung und Charakterisierung eines druckempfindlichen Feldeffekttransistors 5.1 CMOS-basierte 3D-Integration 5.1.1 Herstellung des MEMS-Elements: FEOL - Module 5.1.2 Herstellung des MEMS-Elements: BEOL - Module 5.2 Elektrische Charakterisierung des Feldeffekttransistors 5.2.1 Ausgangskennlinienfeld unter Normaldruck 5.2.2 Eingangskennlinien und deren Besonderheiten unter Normaldruck 5.3 Verhalten des Transistors bei veränderbarem Gasdruck 5.3.1 Designvariante I 5.3.2 Designvariante II 5.3.3 Designvariante III 5.3.4 Druckmessung mit Konstantstromquelle 5.4 Optimierung der Transistoreigenschaften 5.4.1 Anpassung des Gate-Dielektrikums und der Dotierung des Kanals 5.4.2 Ausgangskennlinien unter Normaldruck nach der Optimierung 5.4.3 Eingangskennlinien unter Normaldruck nach der Optimierung 5.4.4 Druckmessung nach der Optimierung 5.4.5 Bewertung der Prozessoptimierung anhand der Referenz-Strukturen 6 Zusammenfassung und Ausblick 6.1 Zusammenfassung zum IR-Emitter 6.2 Zusammenfassung zum Drucksensor Literatur Abbildungsverzeichnis Tabellenverzeichnis

In dieser Arbeit wird der Einsatz von Leckwellenleiter (engl. Leaky Coaxial Cable, LCX) zur funkgestützten Indoor-Positionierung in Fahrgastzellen untersucht. Mit Hilfe eines erstellten Vorgehensmodells werden zwei unterschiedliche LCX-Prototypen speziell für den Ortungseinsatz entwickelt. Hierbei wird die elektromagnetische Feldberechnung verwendet, um sowohl Leckwellenleiterstrukturen als auch deren Einsatz in einer Fahrgastzelle zu bewerten. Nach Fertigung beider Leckwellenleiter erfolgt eine messtechnische Validierung in einer vordefinierten Fahrgastzellenumgebung. Der Einsatz dieser Prototypen zur Indoor-Positionierung wird sowohl in Modell- als auch in realen Fahrzeugumgebungen, wie der AutoTram Extra Grand des Fraunhofer IVI, durchgeführt. Eine statistische Betrachtung von Messergebnissen sowie die Vorstellung eines zonenselektiven Positionierungsansatzes schließen diese Arbeit.

Inspired by neurobiological systems, Spiking Neural Networks (SNNs) are gaining an increasing interest in the field of bio-inspired machine learning. Neurons, as central processing and short-term memory units of biological neural systems, are thus at the forefront of cutting-edge research approaches. The realization of CMOS circuits replicating neuronal features, namely the integration of action potentials and firing according to the all-or-nothing law, imposes various challenges like large area and power consumption. The non-volatile storage of polarization states and accumulative switching behavior of nanoscale HfO₂ - based Ferroelectric Field-Effect Transistors (FeFETs), promise to circumvent these issues. In this paper, we propose two FeFET-based neuronal circuits emulating the Integrate-and-Fire (I&F) behavior of biological neurons on the basis of SPICE simulations. Additionally, modulating the depolarization of the FeFETs enables the replication of a biology-based concept known as membrane leakage. The presented capacitor-free implementation is crucial for the development of neuromorphic systems that allow more complex features at a given area and power constraint.

Electronic systems of the future require a very high bandwidth communications infrastructure within the system. This way the massive amount of compute power which will be available can be inter-connected to realize future powerful advanced electronic systems. Today, electronic inter-connects between 3D chip-stacks, as well as intra-connects within 3D chip-stacks are approaching data rates of 100 Gbit/s soon. Hence, the question to be answered is how to efficiently design the communications infrastructure which will be within electronic systems. Within this paper approaches and results for building this infrastructure for future electronics are addressed.

The number of secure data streams a relay-assisted interference channel can support has been an intriguing problem. The problem is not solved even for a fundamental scenario with a single antenna at each transmitter, receiver and relay. In this paper, we study the achievable secure degrees of freedom of instantaneous relay-assisted interference channels with real and complex coefficients. The study of secure degrees of freedom with complex coefficients is not a trivial multiuser extension of the scenarios with real channel coefficients as in the case for the degrees of freedom, due to secrecy constraints. We tackle this challenge by jointly designing the improper transmit signals and widely-linear relay processing strategies.

In this paper, we analyze the four-node relay wiretap channel, where the relay performs amplify-and-forward. There is no direct link between transmitter and receiver available. The transmitter has multiple antennas, which assist in securing the transmission over both phases. In case of full channel state information (CSI), the transmitter can apply information leakage neutralization in order to prevent the eavesdropper from obtaining any information about the signal sent. This gets more challenging, if the transmitter has only an outdated estimate of the channel from the relay to the eavesdropper. For this case, we optimize the worst case secrecy rate by choosing intelligently the beamforming vectors and the power allocation at the transmitter and the relay.

Die kontinuierliche Skalierung der planaren MOSFETs war in den vergangenen 40 Jahren der Schlüssel, um die Bauelemente immer kleiner und leistungsfähiger zu gestalten. Hinzu kamen Techniken zur mechanischen Verspannung, Verfahren zur Kurzzeitausheilung, die in-situ-dotierte Epitaxie und neue Materialien, wie das High-k-Gateoxid in Verbindung mit Titannitrid als Gatemetall. Jedoch erschwerten Kurzkanaleffekte und eine zunehmende Streuung der elektrischen Eigenschaften die Verkleinerung der planaren Transistoren erheblich. Somit gelangten die planaren MOSFETs mit der aktuellen 28 nm-Technologie teilweise an die Grenzen ihrer Funktionalität. Diese Arbeit beschäftigt sich daher mit der Integration von Multi-Gate-Transistoren auf Basis einer 22 nm-Technologie, welche eine bessere Steuerfähigkeit des Gatekontaktes aufweisen und somit die Fortführung der Skalierung ermöglichen. Zudem standen die Anforderungen eines stabilen und kostengünstigen Herstellungsprozesses als Grundvoraussetzung zur Übernahme in die Volumenproduktion stets mit im Vordergrund. Die Simulationen der Tri-Gate-Transistoren stellten dabei den ersten Schritt hin zu einer Multi-Gate-Technologie dar. Ihre Prozessabfolge unterscheidet sich von den planaren Transistoren nur durch die Formierung der Finnen und bietet damit die Möglichkeit eines hybriden 22 nm-Prozesses. Am Beispiel der Tri-Gate-Transistoren wurden zudem die Auswirkungen der Kristallorientierung, der mechanischen Verspannung und der Überlagerungseffekte es elektrischen Feldes auf die Leistungsfähigkeit von Multi-Gate-Strukturen analysiert. Im nächsten Schritt wurden Transistoren mit vollständig verarmten Kanalgebieten untersucht. Sie weisen aufgrund einer niedrigen Kanaldotierung eine Volumeninversion, eine höhere Ladungsträgerbeweglichkeit und eine geringere Anfälligkeit gegenüber der zufälligen Dotierungsfluktuation auf, welche für leistungsfähige Multi-Gate-Transistoren entscheidende Kriterien sind. Zu den betrachteten Varianten zählen die planaren ultradünnen SOI-MOSFETs, die klassischen FinFETs mit schmalen hohen Finnen und die vertikalen Nanowire-Transistoren. Anschließend wurden die Vor- und Nachteile der verschiedenen Transistorstrukturen für eine mittel- bis langfristige industrielle Nutzung betrachtet. Dazu erfolgte eine Analyse der statistischen Schwankungen und eine Skalierung hin zur 14 nm-Technologie. Eine Zusammenfassung aller Ergebnisse und ein Ausblick auf die mögliche Übernahme der Konzepte in die Volumenproduktion schließen die Arbeit ab.:Symbol- und Abkürzungsverzeichnis 1 Einleitung 2 Grundlagen und Entwicklung der CMOS-Technologie 2.1 Planare Transistoren 2.1.1 Theoretische Grundlagen von MOSFETs 2.1.2 Skalierung und Kurzkanalverhalten planarer Transistoren 2.1.3 Mechanische Verspannung von Silizium 2.1.4 Techniken zur mechanischen Verspannung 2.2 Multi-Gate-Transistoren 2.2.1 Multi-Gate-Strukturen 2.2.2 Überlagerungseffekte 2.2.3 Quanteneffekte 2.3 Stand der Technik 3 Grundlagen der Simulation 3.1 Prozesssimulation 3.1.1 Abscheiden und Abtragen von Schichten 3.1.2 Implantation 3.1.3 Thermische Ausheilung mit Diffusion 3.2 Bauelementesimulation 3.2.1 Grundgleichungen und Ladungsträgertransport 3.2.2 Bandlückenverengung 3.2.3 Generation und Rekombination 3.2.4 Ladungsträgerbeweglichkeit 3.2.5 Effekte der mechanischen Verspannung 3.2.6 Ladungsträgerquantisierung 3.3 Kalibrierung der Modellparameter 3.3.1 Prozessparameter 3.3.2 Modellparameter 4 Planare Transistoren auf Basis einer 22 nm-Technologie 4.1 Transistoraufbau 4.1.1 Replacement-Gate-Prozess 4.1.2 In-situ-dotierte Source-Drain-Gebiete 4.1.3 Haloimplantation 4.1.4 Elemente der mechanischen Verspannung 4.2 Charakterisierung des elektrischen Verhaltens 4.2.1 Stationäres Verhalten 4.2.2 Gatesteuerung und Kurzkanaleffekte 4.2.3 Dynamisches Verhalten 5 Tri-Gate-Transistoren 5.1 Prozessintegration und Transistoraufbau 5.1.1 Anforderungen an hochintegrierte Schaltkreise 5.1.2 Hybride CMOS-Technologie 5.1.3 Strukturierung der Finne 5.1.4 Geometrieabhängiges Dotierungsprofil 5.2 Charakterisierung des elektrischen Verhaltens 5.2.1 Stationäres Verhalten 5.2.2 Kurzkanaleffekte und Gatesteuerung 5.2.3 Eckeneffekt 5.2.4 Eckenimplantation 5.2.5 Finnengeometrie 5.2.6 Dynamisches Verhalten 5.3 Optimierung der Tri-Gate-Struktur 5.3.1 Gestaltung der epitaktischen Source-Drain-Gebiete 5.3.2 Mechanisch verspanntes Isolationsoxid 5.3.3 Substratorientierung 6 Transistoren mit vollständig verarmtem Kanal 6.1 Ultra-Dünne-SOI-MOSFETs 6.1.1 Prozessintegration 6.1.2 Charakterisierung des elektrischen Verhaltens 6.2 FinFETs 6.2.1 Prozessintegration 6.2.2 Charakterisierung des elektrischen Verhaltens 6.3 Vertikale Nanowire-MOSFETs 6.3.1 Prozessintegration 6.3.2 Strukturierung des Aktivgebiets 6.3.3 Charakterisierung des elektrischen Verhaltens 6.3.4 Asymmetrisches Dotierungsprofil 6.3.5 Mechanische Verspannung 7 Skalierung und statistische Schwankungen der Strukturen 7.1 Skalierung zur 14 nm-Technologie 7.1.1 Leistungsfähigkeit 7.1.2 Kurzkanalverhalten und Steuerfähigkeit 7.2 Statistische Schwankungen 7.2.1 Impedanz-Feld-Methode 7.2.2 Zufällige Dotierungsfluktuation 7.2.3 Fixe Ladungen im Oxid 7.2.4 Metall-Gate-Granularität 7.2.5 Geometrische Variationen 7.2.6 Kombination der Störquellen 8 Zusammenfassung und Ausblick Anhang Literaturverzeichnis Danksagung Acknowledgement / Within the past 40 years the continuous scaling of planar MOSFETs was key to shrink the devices and to improve their performance. Techniques like mechanical stressing, rapid thermal annealing and in-situ doped epitaxial growing as well as novel materials, such as high-k-gate-oxide in combination with titanium nitride as metal-gate, has been introduced. However, short-channel-effects and increased scattering of electrical proper-ties significantly complicate the scaling of planar transistors. Thus, the planar MOSFETs gradually reached their limits of functionality with the current 28 nm technology node. For that reason, this work focuses on integration of multi-gate transistors based on a 22 nm technology, which show an improved gate control and allow a continuous scaling. Furthermore, the requirements of a stable and cost-efficient process as decisive condition for mass fabrication were always taken into account. The simulations of the tri-gate transistors present the first step toward a multi-gate technology. The process sequence differs from the planar one solely by a fin formation and offers the possibility of a hybrid 22 nm process. Also, the impact of crystal orientation, mechanical stress and superposition of electrical fields on the efficiency of multi-gate structures were analyzed for the tri-gate transistors. In a second step transistors with fully depleted channel regions were studied. Due to low channel doping they are showing a volume inversion, a higher carrier mobility and a lower sensitivity to random doping fluctuations, which are essential criteria for powerful multi-gate transistors. Reviewed structure variants include planar ultra-thin-body-SOI-MOSFETs, classic FinFETs with a tall, narrow fins and vertical nanowire transistors. Then advantages and disadvantages of the considered transistor structures have been observed for a medium to long term industrial use. For this purpose, an analysis of statistical fluctuations and the scaling-down to 14 nm technology was carried out. A summary of all results and an outlook to the transfer of concepts into mass fabrication complete this work.:Symbol- und Abkürzungsverzeichnis 1 Einleitung 2 Grundlagen und Entwicklung der CMOS-Technologie 2.1 Planare Transistoren 2.1.1 Theoretische Grundlagen von MOSFETs 2.1.2 Skalierung und Kurzkanalverhalten planarer Transistoren 2.1.3 Mechanische Verspannung von Silizium 2.1.4 Techniken zur mechanischen Verspannung 2.2 Multi-Gate-Transistoren 2.2.1 Multi-Gate-Strukturen 2.2.2 Überlagerungseffekte 2.2.3 Quanteneffekte 2.3 Stand der Technik 3 Grundlagen der Simulation 3.1 Prozesssimulation 3.1.1 Abscheiden und Abtragen von Schichten 3.1.2 Implantation 3.1.3 Thermische Ausheilung mit Diffusion 3.2 Bauelementesimulation 3.2.1 Grundgleichungen und Ladungsträgertransport 3.2.2 Bandlückenverengung 3.2.3 Generation und Rekombination 3.2.4 Ladungsträgerbeweglichkeit 3.2.5 Effekte der mechanischen Verspannung 3.2.6 Ladungsträgerquantisierung 3.3 Kalibrierung der Modellparameter 3.3.1 Prozessparameter 3.3.2 Modellparameter 4 Planare Transistoren auf Basis einer 22 nm-Technologie 4.1 Transistoraufbau 4.1.1 Replacement-Gate-Prozess 4.1.2 In-situ-dotierte Source-Drain-Gebiete 4.1.3 Haloimplantation 4.1.4 Elemente der mechanischen Verspannung 4.2 Charakterisierung des elektrischen Verhaltens 4.2.1 Stationäres Verhalten 4.2.2 Gatesteuerung und Kurzkanaleffekte 4.2.3 Dynamisches Verhalten 5 Tri-Gate-Transistoren 5.1 Prozessintegration und Transistoraufbau 5.1.1 Anforderungen an hochintegrierte Schaltkreise 5.1.2 Hybride CMOS-Technologie 5.1.3 Strukturierung der Finne 5.1.4 Geometrieabhängiges Dotierungsprofil 5.2 Charakterisierung des elektrischen Verhaltens 5.2.1 Stationäres Verhalten 5.2.2 Kurzkanaleffekte und Gatesteuerung 5.2.3 Eckeneffekt 5.2.4 Eckenimplantation 5.2.5 Finnengeometrie 5.2.6 Dynamisches Verhalten 5.3 Optimierung der Tri-Gate-Struktur 5.3.1 Gestaltung der epitaktischen Source-Drain-Gebiete 5.3.2 Mechanisch verspanntes Isolationsoxid 5.3.3 Substratorientierung 6 Transistoren mit vollständig verarmtem Kanal 6.1 Ultra-Dünne-SOI-MOSFETs 6.1.1 Prozessintegration 6.1.2 Charakterisierung des elektrischen Verhaltens 6.2 FinFETs 6.2.1 Prozessintegration 6.2.2 Charakterisierung des elektrischen Verhaltens 6.3 Vertikale Nanowire-MOSFETs 6.3.1 Prozessintegration 6.3.2 Strukturierung des Aktivgebiets 6.3.3 Charakterisierung des elektrischen Verhaltens 6.3.4 Asymmetrisches Dotierungsprofil 6.3.5 Mechanische Verspannung 7 Skalierung und statistische Schwankungen der Strukturen 7.1 Skalierung zur 14 nm-Technologie 7.1.1 Leistungsfähigkeit 7.1.2 Kurzkanalverhalten und Steuerfähigkeit 7.2 Statistische Schwankungen 7.2.1 Impedanz-Feld-Methode 7.2.2 Zufällige Dotierungsfluktuation 7.2.3 Fixe Ladungen im Oxid 7.2.4 Metall-Gate-Granularität 7.2.5 Geometrische Variationen 7.2.6 Kombination der Störquellen 8 Zusammenfassung und Ausblick Anhang Literaturverzeichnis Danksagung Acknowledgement

Die vorliegende Arbeit befasst sich mit datengetriebenen Modellierungsansätzen in der Gebäudetechnik zum Zweck des Entwurfs modellprädiktiver Regler. Dabei widmet sich der erste Teil (Kapitel 2 und 3) im Wesentlichen den theoretischen Grundlagen der Systemidentifikation wohingegen im zweiten Teil (Kapitel 4 bis 6) praktische Anwendungen der Identifikation sowie die Implementierung modellprädiktiver Regler im Gebäudebereich im Vordergrund stehen. Die Grundlage der Arbeit stellt die Systemidentifikation mittels der Prädiktionsfehlerminimierung (Prediction Error Minimization – PEM) dar, deren Basis stochastische Modelle dynamischer Systeme bilden. Daher wird ausgehend von den unterschiedlichen Darstellungsformen stochastischer linearer zeitinvarianter Systeme (LTI-Systeme) die Problematik der optimalen Prädiktion thematisiert, wobei ein allgemeiner Ausdruck zur Berechnung der Mehrschrittprädiktion von LTI-Systemen hergeleitet wird. Anschließend werden Implementierungsaspekte von Mehr- bzw. Multischritt-PEM-Verfahren diskutiert und der Schätzer im Frequenzbereich analysiert, wobei sich verglichen mit der 1-Schritt-PEM eine erwartungsgemäß andere Wichtung des geschätzten Modells im Frequenzbereich ergibt. Die aus diesen Untersuchungen gewonnen Identifizierbarkeitsbedingungen entsprechen im offenen Regelkreis den bekannten Bedingungen der 1-Schritt-PEM, wohingegen sich im geschlossenen Regelkreis eine restriktivere Bedingung ergibt. Die weiterhin durchgeführte Genauigkeitsanalyse führt letztlich zu einem Ausdruck für die Abschätzung der Schätzfehlerkovarianzmatrix der Modellparameter, welche wiederum für die Varianz- bzw. Konfidenzschätzung anderer Systemmerkmale genutzt werden kann. In der Gebäudetechnik spielen nichtlineare Modellansätze eine wichtige Rolle. Für diese ist die explizite Berechnung der optimalen Prädiktion, und damit eine Identifikation mittels PEM, in der Regel problematisch bzw. nicht möglich. In der Arbeit werden daher zwei nichtlineare Modellstrukturen vorgeschlagen, für welche entsprechende Ausdrücke angegeben werden können, sodass eine direkte Anwendung der PEM ermöglicht wird. Dabei hat sich im Anwendungsteil der Arbeit herausgestellt, dass einer dieser Ansätze sinnvoll in der Gebäudetechnik genutzt werden kann. Aufgrund der Ähnlichkeit zum linearen Fall können zudem die Ideen, die typischerweise für die Parametrierung stochastischer LTI Systeme genutzt werden, auf den nichtlinearen Fall übertragen werden. Im Anwendungsteil der Arbeit wird dann die Nutzung der PEM im Gebäudebereich anhand praktisch aufgenommener Messdaten einiger Demonstratoren veranschaulicht. Es werden Modell- und Identifikationsansätze für die Schätzung von thermischen Raummodellen sowie einer Gastherme und einer Wärmepumpe vorgeschlagen, wobei plausible Identifikationsergebnisse erzielt werden konnten. Weiterhin wird im Rahmen der Identifikation von thermischen Raummodellen auch auf die wichtige Problematik nicht messbarer Störungen (z. B. Raumbelegung sowie Wärmeströme aus Nachbarräumen) eingegangen und mögliche Lösungsansätze aufgezeigt. Aufgrund der umfangreichen Sensorausstattung einiger Demonstratoren konnte zudem ein direkter Vergleich eines LTI-Modells mit dem obig genannten nichtlinearen Modellansatz durchgeführt werden, wobei eine vergleichbare Prädiktionsgüte beider Modellierungsansätze festgestellt wurde. Im letzten Teil wird dann der Entwurf modellprädiktiver Regler anhand zweier typischer Beispiele aus der Gebäudetechnik veranschaulicht. Für die Demonstration des Vorgehens werden Regelstreckenmodelle mittels der Modelica Buildings Bibliothek entworfen und dann für die Generierung synthetischer Daten verwendet, welche zur Identifikation von Modellen für den MPC Entwurf verwendet werden. Die identifizierten Modelle sind in beiden Fällen in der Lage das dynamische Verhalten des Modelica Prozessmodells hinreichend gut vorherzusagen, was die Sinnhaftigkeit des gewählten Modellierungs- bzw. Identifikationsansatzes untermauert. Aufbauend wird dann für beide Beispiele auf die Formulierung einer prädiktiven Regelungsstrategie eingegangen, wobei spezielle Modelleigenschaften ausgenutzt werden. Für beide Beispiele konnten simulativ Vorteile gegenüber einer konventionellen Regelungsstrategie nachgewiesen werden.

In an era in which the amount of produced and stored data continues to exponentially grow, standard memory concepts start showing size, power consumption and costs limitation which make the search for alternative device concepts essential. Within a context where new technologies such as DRAM, magnetic RAM, resistive RAM, phase change memories and eFlash are explored and optimized, ferroelectric memory devices like FeRAM seem to showcase a whole range of properties which could satisfy market needs, offering the possibility of creating a non-volatile RAM. In fact, hafnia and zirconia-based ferroelectric materials opened up a new scenario in the memory technology scene, overcoming the dimension scaling limitations and the integration difficulties presented by their predecessors perovskite ferroelectrics. In particular, HfₓZr₁₋ₓO₂ stands out because of high processing flexibility and ease of integration in the standard semiconductor industry process flows for CMOS fabrication. Nonetheless, further understanding is necessary in order tocorrelate device performance and reliability to the establishment of ferroelectricity itself. The aim of this work is to investigate how the composition of the ferroelectric oxide, together with the one of the electrode materials influence the behavior of a ferroelectric RAM. With this goal, different process parameters and reliability properties are considered and an analysis of the polarization reversal is performed. Starting from undoped hafnia and zirconia and subsequently examining their intermixed system, it is shown how surface/volume energy contributions, mechanical stress and oxygen-related defects all concur in the formation of the ferroelectric phase. Based on the process optimization of an HfₓZr₁₋ₓO₂-based capacitor performed within these pages, a 64 kbit 1T1C FeRAM array is demonstrated by Sony Semiconductor Solutions Corporation which shows write voltage and latency as low as 2.0 V and 16 ns, respectively. Outstanding retention and endurance performances are also predicted, which make the addressed device an extremely strong competitor in the semiconductor scene.

Reconfigurable transistors merge unipolar p- and n-type characteristics of field-effect transistors into a single programmable device. Combinational circuits have shown benefits in area and power consumption by fine-grain reconfiguration of complete logic blocks at runtime. To complement this volatile programming technology, a proof of concept for individually addressable reconfigurable nonvolatile transistors is presented. A charge-trapping stack is incorporated, and four distinct and stable states in a single device are demonstrated.