Cette thèse présente la conception et la réalisation en VLSI d'un processeur programmable pour une nouvelle architecture MIMD massivement parallèle, intermédiaire entre la connection machine et les hypercubes de processeurs 32 bits. Elle est composée d'une grille 2d de cellules asynchrones communiquant par échanges de messages. Chaque cellule intégré une partie de traitement qui consiste en un petit microprocesseur 8 bits dote d'une mémoire (données et programme), et une partie de routage permettant l'acheminement des messages. A l'issue de l'étude des différents problèmes de communication dans les machines parallèles, nous proposons un routeur original utilisant le principe du Wormhole, et permettant d'acheminer jusqu'à cinq messages en parallèle. Nous décrivons ensuite l'architecture de la partie de traitement, en partant de la définition du jeu d'instructions, du chemin de données et de la partie contrôle jusqu'à la conception au bas niveau. Un premier prototype d'un circuit VLSI de ce processeur a été réalise sur silicium et a permis d'obtenir les mesures des surfaces et des performances