Orientador : Celio Cardoso Guimarães / Dissertação (mestrado) - Universidade Estadual de Campinas, Instituto de Matematica, Estatistica e Ciencia da Computação / Made available in DSpace on 2018-07-18T21:33:36Z (GMT). No. of bitstreams: 1 Atta_AntonioCarlosFontes_M.pdf: 2874033 bytes, checksum: 354e0760c095cd674547d6934b1b14c1 (MD5) Previous issue date: 1994 / Resumo: Para garantir um rendimento aceitável dos sistemas multiprocessados de memória compartilhada através da redução das disputas pelo acesso à memória e à rede de interconexão, memórias cache têm sido utilizadas, a exemplo dos sistemas monoprocessados, para armazenar localmente as informações mais freqüentemente requeridas pelos processadores. A possibilidade de existência de diversas cópias de um mesmo dado espalhadas pelos caches do sistema, entretanto, dá origem ao problema da consistência ou coerência da informação armazenada em cache nos sistemas multiprocessados. Nesta dissertação, nós avaliamos conceitualmente algumas das soluções propostas para o problema, explorando tanto as soluções voltadas a sistemas multiprocessados que adotam o barramento como rede de interconexão, quanto as soluções voltadas a redes mais genéricas, como as redes tipo multiestágios. Adicionalmente, o estudo dessa última classe de soluções é aprofundado para 2 soluções básicas da classe, a que emprega diretórios totalmente mapeados e a que emprega diretórios limitados, sendo proposta uma extensão à técnica de diretórios limitados de modo a tornar seu desempenho tão alto quanto o obtido com os diretórios totalmente mapeados - mais caros em termos de espaço - mantendo a mesma eficiência de espaço da solução original. Para comparar as três soluções foi desenvolvido um simulador baseado na geração sintética de referências à memória a partir das estatísticas divulgadas de aplicações paralelas reais. / Abstract: In order to guarantee reasonable performance of shared-memory multiprocessors reducing memory and interconnect network contention, cache memories have been used, as in uniprocessors systems, to keep locally frequently required by processors information. The possibility of existence of many modifiable copies of the same data spread into the caches of the system originates the cache coherence problem though. In this dissertation, we conceptually study some of the proposed solutions to the problem, exploring solutions suitable for shared bus multiprocessors and solutions oriented to systems where the processors and memories are interconnected by more general networks, such as multistage network. Furthemore this last class of solutions is detailed for 2 basic techniques, full map directories and limited directories. We propose an extension to the limited directory technique with the aim of getting performance as high as with full map directories - which are more expensive with regard to space - but with the same space efficiency of the original solution. In order to compare these 3 solutions we developped a simulator based on synthetic trace derived from real applications. / Mestrado / Mestre em Ciência da Computação

Dissertação (mestrado)—Universidade de Brasília, Instituto de Ciências Exatas, Departamento de Ciência da Computação, 2016. / Submitted by Fernanda Percia França (fernandafranca@bce.unb.br) on 2017-03-10T17:17:48Z No. of bitstreams: 1 2016_CarlosBotelhodePaulaFilho.pdf: 3959000 bytes, checksum: cc882cfd3824c33e2ae1cd9d7dd0d0fa (MD5) / Approved for entry into archive by Raquel Viana(raquelviana@bce.unb.br) on 2017-04-04T21:04:09Z (GMT) No. of bitstreams: 1 2016_CarlosBotelhodePaulaFilho.pdf: 3959000 bytes, checksum: cc882cfd3824c33e2ae1cd9d7dd0d0fa (MD5) / Made available in DSpace on 2017-04-04T21:04:09Z (GMT). No. of bitstreams: 1 2016_CarlosBotelhodePaulaFilho.pdf: 3959000 bytes, checksum: cc882cfd3824c33e2ae1cd9d7dd0d0fa (MD5) / Cache na internet e um mecanismo chave para o aumento de performance e estabilidade de sites em momentos de grande número de acessos. Entretanto a maioria das estratégias de cache não levam em conta o poder do cache localizado entre nós clien- tes. Novas tecnologias desenvolvidas para a nova versão da especificação do HTML, o HTML5 possibilitaram que nós se conectem e interajam entre si, possibilitando a troca de dados sem a instalação de plugins ou addons de navegadores. Este trabalho descreve uma estratégia de cache que cria uma rede P2P de clientes agindo como servidores de proxy cache assim que os mesmos fizerem a primeira requisição ao servidor, distribuindo os dados potencialmente entre todos os visitantes do site. Aumentando a disponibilidade do site em picos de acesso, e minimizando drasticamente os custos de infraestrutura, e como os nós irão prover conteúdo dentro das redes dos provedores de internet, a estratégia pode potencialmente aumentar a velocidade de abertura de página ou de conteúdos de mídia. Assim como uma diminuição no custo de transferência de dados nos provedores de internet. / Web caching has been a key player in increasing performance and website stability in times of heavy usage. However most caching strategies do not take into account the power of localized caching between client nodes. New technologies developed for the new version of HTML specification, HTML5 have enabled nodes to connect and interact with each other, enabling them to share data without the addition of browser plugins or add-ons. This work describes a caching strategy that creates a P2P network of clients that act as proxy cache servers as soon as they issue a request to the server, distributing the caching data potentially across all web site visitors. Increasing the web site availability in high peaks, minimizing drastically the costs of infrastructure and, since the nodes will provide content to localized clients within their ISP networks, the strategy will potentially result in a faster overall speed in page loads, or in media content loading. As well as decreasing costs for ISPs due to the minimization of data exchange outside of the ISP network.

Made available in DSpace on 2016-12-23T14:33:33Z (GMT). No. of bitstreams: 1 dissertacao.pdf: 525748 bytes, checksum: d81fee4d754843c091457bdd3b0ce230 (MD5) Previous issue date: 2003-10-29 / Superscalar machines fetch multiple scalar instructions per cycle from the instruction cache. However, machines that fetch no more than one instruction per cycle from the instruction cache, such as Dynamically Trace Scheduled VLIW (DTSVLIW) machines, have shown performance comparable to that of Superscalars. In this paper we present experiments which show that fetching a single instruction from the instruction cache per cycle allows the same performance achieved fetching multiple instructions per cycle thanks to the execution locality present in programs. We also present the first direct comparison between the Superscalars, Trace Cache and DTSVLIW architectures. Our results show that a DTSVLIW machine capable of executing up to 16 instructions per cycle can perform 21.9% better than a Superscalar and 6.6% better than a Trace Cache with equivalent hardware. In the comparison between a DTSVLIW machine and an Alpha 21264 machine, we have shown that the DTSVLIW can perform 24,17% better than Alpha using integer programs, and 60,36% better than Alpha using floating point programs. / Máquinas Super Escalares trazem múltiplas instruções escalares da cache de instruções por ciclo. Contudo, máquinas que buscam na cache de instruções apenas uma instrução escalar por ciclo de relógio têm demonstrado níveis de desempenho comparáveis aos de máquinas Super Escalares, como é o caso de máquinas que seguem a arquitetura Dynamically Trace Scheduled VLIW (DTSVLIW). Neste trabalho, é mostrado através de experimentos que basta trazer uma instrução escalar por ciclo de máquina da cache de instruções para atingir praticamente o mesmo desempenho obtido trazendo várias instruções por ciclo graças à localidade de execução existente nos programas. Fazemos, também, a primeira comparação direta entre as arquiteturas Super Escalar, Trace Cache e DTSVLIW. Os resultados dos experimentos mostram que uma máquina DTSVLIW, capaz de executar até 16 instruções por ciclo, tem desempenho 21.9% superior que uma Super Escalar hipotética e 6.6% superior que uma Trace Cache com hardware equivalente. Quando comparada com uma máquina Alpha 21264, a máquina DTSVLIW apresenta um desempenho 24,17% superior, para os programas inteiros e, 60,36% superior, para os programas de ponto flutuante do SPEC2000.

Dissertação (mestrado)—Universidade de Brasília, Instituto de Ciências Exatas, Departamento de Ciência da Computação, 2008. / Submitted by Jaqueline Ferreira de Souza (jaquefs.braz@gmail.com) on 2009-09-23T19:59:07Z No. of bitstreams: 1 2008_MarcosFagundesCaetano.pdf: 2662030 bytes, checksum: 837df9f42cd67ea2308b3d49fa6f67a3 (MD5) / Approved for entry into archive by Luanna Maia(luanna@bce.unb.br) on 2010-06-17T14:01:59Z (GMT) No. of bitstreams: 1 2008_MarcosFagundesCaetano.pdf: 2662030 bytes, checksum: 837df9f42cd67ea2308b3d49fa6f67a3 (MD5) / Made available in DSpace on 2010-06-17T14:01:59Z (GMT). No. of bitstreams: 1 2008_MarcosFagundesCaetano.pdf: 2662030 bytes, checksum: 837df9f42cd67ea2308b3d49fa6f67a3 (MD5) Previous issue date: 2008 / O avanço das tecnologias de rede sem fio permitiu o surgimento de redes ad-hoc. A partir de um ambiente não infra-estruturado é possíıvel o estabelecimento de comunicação entre dispositivos espalhados em uma região. Esses dispositivos estabelecem comunicação entre si, de forma dinamica e em tempo real, criando topologias que permitam o roteamento de pacotes entre os membros da rede. Entretanto, algumas limitações inerentes `a tecnologia geram problemas que contribuem para a degradação da vazão na rede. De acordo com Gupta et al. [28], quanto maior ´e o número de nós em uma rede, menor será a sua vazão. Para esse contexto, o modelo tradicional de cache não se apresenta como uma boa opção. A penalidade imposta `a rede, após um local cache miss, ´e alta e sobrecarrega tanto os nós intermediários que participam do roteamento, quanto o servidor da rede. Com objetivo de diminuir essa penalização, diversos trabalhos implementam o conceito de cache colaborativo. Essa política consiste em tentar obter a informa ção, após um local miss, a partir dos nós vizinhos mais próximos. Entretanto, seu uso pode ser considerado limitado. As políticas colaborativas de cache restringem-se apenas a disponibilizar, aos demais membros da rede, as informações locais armazenada no cache de cada cliente. Nenhuma política global para gerenciamento dessas informações ´e proposta. O objetivo desse trabalho ´e propor um mecanismo de cache colaborativo que permita o compartilhamento de informações, entre nós de uma rede, de forma a diminuir a carga de trabalho tanto no servidor quanto na rede. A partir de uma área de cache global, compartilhada entre um grupo de nós, é possíıvel a diminuição do tempo médio de resposta e do número médio de saltos durante o processo de obtenção de dados em uma rede. Para validação da proposta, um modelo foi implementado utilizando o simulador de redes ad-hoc, GloMoSim [50]. Os resultados experimentais demonstram uma redução de 57.77% no número de requisições submetidas ao servidor para grupos de 8 nós, e 72.95% para grupos de 16 nós. Observou-se uma redução de aproximadamente 16 vezes no tempo médio gasto para responder a uma requisição. ___________________________________________________________________________________________ ABSTRACT / The advance of wireless tecnologies has allowed the appearing of ad hoc networks. From a unstructured environment, it is possible to stablish communication among devices. These devices set up communication among themselves, in a dinamic way and in real time, creating topologics that allow the packages flow among the network members. However, some limitations intrinsic to the tecnology generate problems that contribute to the degradation of the network flow. According with Gupta et al. [28], as bigger is the number of nodes in a network, as smaller will be its throughput. The penalty imposed to the network, after a local cache miss, is high and overloads not just the intermediate nodes that participate in the routing, but also the network server. With the intent of decrease this penalization, several works implement the concept of colaborative cache. This policy consists in trying to get the information from the nearest nodes, after a local miss. Nevertheless, its use can be considered limitated. The colaborative cache policies restrain to give just the local information stored in each client’s cache to the other network members. There’s no proposition for a global policy to manage such information. The objective of this work is to propose a colaborative cache mechanism that allows the information sharing, among nodes of a network, in a way to decrease the load of work in the server and in the network. From a global chache area, shared by a group of nodes, it’s possible to reduce the average response time and the average number of hops during the process of getting data in a network. To validate the proposal, a model was implemented using the GloMoSim [50] ad hoc network simulator. The experimental results show a 57.77% reduction in the number of requests submited to the server for groups of 8 nodes, and a 72,95% reduction for groups of 16 nodes. It was noticed a decrease of 16 times in the average time spent to answer to a request (Round Trip Time).

Dissertação (mestrado)—Universidade de Brasília, Instituto de Ciências Exatas, Departamento de Ciências da Computação, 2014 / Submitted by Ana Cristina Barbosa da Silva (annabds@hotmail.com) on 2014-10-29T19:27:06Z No. of bitstreams: 1 2014_ThiagoFernandesNeves.pdf: 2706762 bytes, checksum: 5d8863d6f2c3cb249a566646d589bed3 (MD5) / Approved for entry into archive by Tania Milca Carvalho Malheiros(tania@bce.unb.br) on 2014-10-30T14:57:09Z (GMT) No. of bitstreams: 1 2014_ThiagoFernandesNeves.pdf: 2706762 bytes, checksum: 5d8863d6f2c3cb249a566646d589bed3 (MD5) / Made available in DSpace on 2014-10-30T14:57:10Z (GMT). No. of bitstreams: 1 2014_ThiagoFernandesNeves.pdf: 2706762 bytes, checksum: 5d8863d6f2c3cb249a566646d589bed3 (MD5) / A popularização de tecnologias sem fio, aliado com aplicações que exigem conexão contínua e altas taxas de transmissão, impulsionam o desenvolvimento de protocolos de Controle de Acesso ao Meio (do Inglês, Medium Access Control - MAC) eficientes em energia. Mecanismos que permitem melhorar o desempenho da rede utilizando a disponibilidade de múltiplos canais de comunicação têm sido explorados na literatura. No entanto, desenvolver protocolos eficientes em energia que permitam realizar a atribuição de canais e agendamento de comunicação, melhorando o desempenho da rede, tem sido uma tarefa desafiadora. Neste contexto, a primeira parte dessa dissertação propõe um protocolo de alocação de canais e de agendamento de comunicação para redes sem fio, chamado EEMC-MAC, que permite reduzir o consumo de energia e o tempo de comunicação. A segunda parte dessa dissertação possui seu foco em mecanismos para melhorar a conectividade em redes ad hoc. Nesse contexto, Comunicação Cooperativa (CC) é utilizada para explorar a diversidade espacial na camada física e permitir que múltiplos nós cooperem na transmissão de um sinal para um mesmo receptor. Uma vez que CC pode reduzir a potência de transmissão e estender o raio de transmissão, a técnica tem sido combinada com protocolos de controle de topologia em redes ad hoc. Os primeiros trabalhos de controle de topologia em redes ad hoc cooperativas buscam aumentar a conectividade da rede, enquanto o consumo de energia é minimizado em cada nó. Trabalhos posteriores focam na eficiência das rotas criadas na topologia final. No entanto, a nosso conhecimento, nenhum trabalho até então explorou CC para aumentar a conectividade com o sorvedouro em redes ad hoc. Na segunda parte dessa dissertação, é proposta uma nova técnica, chamada CoopSink, que utiliza CC e controle de topologia em redes ad hoc para aumentar a conectividade com um nó sorvedouro, além de garantir a eficiência das rotas para o sorvedouro. ________________________________________________________________________________ ABSTRACT / The popularization of wireless technology allied with high throughput and continuousInternet access applications has boosted the development of energy efficient Medium AccessControl (MAC) protocols. Mechanisms to improve network performance using theavailability of multiple communication channels have been explored in the literature. However,the development of energy efficient protocols to perform channel allocation and datascheduling to improve the network performance is a challenging task. In this context, thefirst part of this dissertation proposes a protocol, named EEMC-MAC, for multi-channelallocation and data scheduling for wireless networks that allows the reduction of energyconsumption and communication time. The second part of this dissertation focuses ontechniques to improve connectivity in ad hoc networks. In this context, CooperativeCommunication (CC) is employed to explore spatial diversity in the physical layer, allowingmultiple nodes to cooperatively relay signals to the receiver so that it can combinethe received signals to obtain the original message. Once CC can be used to reduce thepower of the transmission node and extend the transmission range, the technique hasbeen combined with topology control protocols in wireless ad hoc networks. Early worksin topology control in cooperative ad hoc networks aimed to increase network connectivitywhile minimizing energy consumption in each node. Later works focused in routeefficiency in the final topology. Nevertheless, to the best of our knowledge, no work sofar explored CC to increase connectivity to a sink node in wireless networks. As a secondcontribution of this work, a new technique named CoopSink is proposed, that uses CCand topology control in ad hoc networks to increase connectivity to a sink node, whileensuring efficient routes.

Made available in DSpace on 2014-06-12T15:58:10Z (GMT). No. of bitstreams: 2 arquivo3267_1.pdf: 2965692 bytes, checksum: 59e4eb9209a191563dc1d8cd18e07b87 (MD5) license.txt: 1748 bytes, checksum: 8a4605be74aa9ea9d79846c1fba20a33 (MD5) Previous issue date: 2011 / Com a expansão e o desenvolvimento de aplicações de sistemas embarcados, o mercado tem requerido soluções rápidas e eficientes em torno de parâmetros como desempenho e energia que uma aplicação pode consumir. Estudos mostram que o consumo de energia de hierarquias de memória pode chegar até a 50% da energia consumida por um microprocessador. Desta forma, otimizando-se a arquitetura de memória é possível obter uma redução do consumo de energia do processador e, consequentemente, do sistema embarcado. O ajuste de parâmetros de memória cache para uma aplicação específica pode economizar em média 60% do consumo de energia. No entanto, encontrar uma configuração de cache adequada para uma aplicação específica pode ser uma tarefa complexa e pode requerer um longo período de análise e simulação. Para isso é necessário o uso de técnicas de otimização. Neste trabalho, é proposta a aplicação de seis técnicas de otimização multi-objetivo para a otimização de cache com arquitetura de memória de dois níveis, com segundo nível unificado. A adaptação das técnicas para o problema de cache é feita tentando otimizar os objetivos de consumo de energia e quantidade de ciclos necessário para rodar cada uma das 18 aplicações analisadas. Em seguida, é feita uma análise comparativa do desempenho que cada técnica obteve em achar as melhores configurações para otimizar o desempenho da arquitetura para cada aplicação. A análise entre as técnicas é feita utilizando as métricas de distância generacional, diversidade, hipervolume, energia e quantidade de ciclos necessários para rodar uma aplicação. Foi adotado o simulador Simplescalar para realização das simulações e o modelo do eCACTI para obter as componentes dinâmica e estática de energia. Resultados mostraram que a técnica multi-objetivo baseada em enxame de partículas, o MOPSO, apresentou melhores resultados para as métricas analisadas, para a maioria das aplicações. Foi proposta uma melhoria no MOPSO considerando também busca local variando os parâmetros de cache. A abordagem do MOPSO com busca local mostrou-se superior ao MOPSO original, conseguindo encontrar soluções mais próximas ao pareto optimal, explorando apenas 0.7% do espaço total de exploração

Orientador: Alice Maria Bastos Hubinger Tokarnia / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Elétrica e de Computação / Made available in DSpace on 2018-08-16T03:05:57Z (GMT). No. of bitstreams: 1 Tachibana_Marina_M.pdf: 2745315 bytes, checksum: 91aeb0d6708948d94d06a63e21b98ad6 (MD5) Previous issue date: 2010 / Resumo: Um sistema embarcado executa um único programa ou um conjunto pré-definido de programas repetidamente e, muitas vezes, seus componentes podem ser customizados para satisfazer uma especificação com requisitos referentes à área, desempenho e consumo de energia. Caches on-chip, em particular, são alvos de muitos algoritmos de customização por terem uma contribuição importante no desempenho e no consumo de energia de processadores embarcados. Várias aplicações embarcadas processam estruturas de dados cujos padrões de acesso distintos tornam difícil encontrar uma configuração para o cache que garanta desempenho e baixo consumo. Propomos, neste trabalho, uma metodologia para projetar caches de matrizes particionados que satisfaçam uma restrição de tamanho total e em cujas partições estão mapeadas as matrizes da aplicação. Estas partições exploram a diferença de localidade espacial entre as matrizes. Com base na simulação de rastros de acesso à memória para entradas típicas, definimos uma métrica que quantifica o uso que as matrizes fazem das metades das linhas de um cache de matrizes unificado, associativo por conjunto, que satisfaz uma restrição de tamanho. Esta métrica é usada para dividir as matrizes em dois grupos, que são mapeados em duas partições de cache, uma com mesmo tamanho de linha, e outra com metade do tamanho de linha do cache de matrizes unificado. Este procedimento é repetido para várias organizações de cache de matrizes unificados com um tamanho especificado. No final, os caches de matrizes particionados baseados em rastros de acesso à memória com menor tempo médio de acesso à memória são selecionados. Para um decodificador MPEG-2, dependendo do paralelismo dos acessos de dados, os resultados das simulações mostram que o tempo médio de acesso à memória de um cache de matrizes particionado baseado em rastros de 8K bytes apresenta uma redução de 26% a 60%, quando comparado com o cache de matrizes unificado, associativo por conjunto, de mesmo tamanho, com menor tempo médio de acesso à memória. Existe também uma redução de 46% no consumo de energia entre estes caches / Abstract: An embedded system executes a single application or a pre-defined set of applications repeatedly and, frequently, its components can be fine-tuned to satisfy a specification with requirements related to area, performance, and energy consumption. On-chip caches, in particular, are the target of several customization algorithms due to its important contribution to the performance and energy consumption of embedded processors. Several embedded applications process data structures whose access patterns turn it difficult to find a cache configuration that guarantees performance and low energy consumption. In this work, we propose a methodology for designing a split array cache that satisfies a total size constraint and in whose partitions the arrays of an application are mapped. Those partitions explore the difference in spatial locality among the matrices. Using traces of memory accesses, obtained for typical input patterns, we define a metric that quantifies the use of the two halves of the lines by array accesses in a unified array set-associative cache that satisfies a size constraint. We use this metric to split the arrays in two groups that are mapped to two cache partitions, one with the same line size, and the other with half line size of that of the unified array cache. This procedure is repeated for several unified array cache organizations of a specified size. In the end, the trace based split array caches with lowest average memory access time are selected. For a MPEG-2 decoder, depending on the parallelism of array accesses, simulation results show that the average memory access time of an 8K byte split array cache is reduced from 26% to 60% as compared to that of the unified set associative array cache of same size with the lowest average memory access time. There is also a reduction of 46% in the consumption of energy / Mestrado / Engenharia de Computação / Mestre em Engenharia Elétrica

O consumo de energia é uma das questões mais importantes em sistemas embarcados. Estudos demonstram que neste tipo de sistema a cache é responsável por consumir a maior parte da energia fornecida ao processador. Na maioria dos processadores embarcados, os parâmetros de configuração da cache são fixos e não permitem mudanças após sua fabricação/síntese. Entretanto, este não é o cenário ideal, pois a configuração da cache pode não ser adequada para uma determinada aplicação, tendo como consequência menor desempenho na execução e consumo excessivo de energia. Neste contexto, este trabalho apresenta uma implementação em hardware, utilizando computação reconfigurável, capaz de reconfigurar automática, dinâmica e transparentemente a quantidade de ways e por consequência o tamanho da cache de dados do processador embarcado LEON3, de forma que a cache se adeque à aplicação em tempo de execução. Com esta técnica, espera-se melhorar o desempenho das aplicações e reduzir o consumo de energia do sistema. Os resultados dos experimentos demonstram que é possível reduzir em até 5% o consumo de energia das aplicações com degradação de apenas 0.1% de desempenho / Energy consumption is one of the most important issues in embedded systems. Studies have shown that in this type of system the cache consumes most of the power supplied to the processor. In most embedded processors, the cache configuration parameters are fixed and do not allow changes after manufacture/synthesis. However, this is not the ideal scenario, since the configuration of the cache may not be suitable for a particular application, resulting in lower performance and excessive energy consumption. In this context, this project proposes a hardware implementation, using reconfigurable computing, able to reconfigure the parameters of the LEON3 processor\'s cache in run-time improving applications performance and reducing the power consumption of the system. The result of the experiment shows it is possible to reduce the processor\'s power consumption up to 5% with only 0.1% degradation in performance

Dissertação (mestrado) - Pontifícia Universidade Católica do Paraná, Curitiba, 2005 / Inclui bibliografia / Esta dissertação de mestrado apresenta uma nova abordagem para a comparação de objetos armazenados em mecanismos de cache através da análise da semântica da informação contida nestes objetos. A comparação semântica é utilizada como critério para a substit / This research work presents a new approach to compare objects stored in cache engines through semantic analysis of object contents. Semantic comparison between objects is used as a replacement strategy, differently from classical approaches that use objec

Dissertação (mestrado) - Pontifícia Universidade Católica do Paraná, Curitiba, 2009 / Bibliografia: f. 82-86 / Redes sem fio móveis estão cada vez mais populares no nosso cotidiano. Estas redes dinâmicas, que não necessitam de nenhuma infra-estrutura de operação ou gerenciamento centralizado, são conhecidas como redes ad hoc móveis (Mobile Ad hoc Networks, MANETS) / Mobile wireless networks are becoming increasingly popular nowadays. These dynamic networks, which do not need any operational infrastructure or centralized management, are known as mobile ad hoc networks (MANETs). Due to route instability on this kind of