Cette thèse porte sur la conception et la validation d'un FPGA dédié à des applications sensibles nécessitant un haut niveau de sécurité et de confidentialité. Les FPGAs usuels présentent de nombreuses failles vis-à-vis de la sécurité : 1- Ils ne permettent pas une implémentation efficace de circuits logiques alternatifs, tels que les circuits asynchrones. 2- Le placement et le routage d'un circuit ne peuvent être complètement maîtrisés pour garantir une conception sécuritaire. 3- Ils ne sont pas protégés contre les attaques par canaux cachés tels que la DPA, l'EMA ou la DFA. Afin de lever ces obstacles technologiques, les travaux entrepris dans cette thèse ont permis de proposer une architecture autorisant la programmation de différents styles de circuits asynchrones, de disposer d'un système de programmation compatible avec les objectifs de sécurité et d'une conception garantissant un haut niveau de protection vis-à-vis des attaques citées ci-dessus. Enfin, une validation matérielle du prototype a permis d'appréhender la pertinence des modèles développés