La réduction continuelle des dimensions dans les technologies CMOS a ouvert la porte à la conception de circuits complexes multi-cœurs (SoC). Malheureusement dans les technologies nanométriques, les performances des systèmes intégrés après fabrication ne sont pas complètement prédictibles. En effet, les variations des procédés de fabrication sont très importantes aux échelles des puces. Par conséquent, la conception de tels systèmes dans les technologies nanométriques est désormais contrainte par de nombreux paramètres tels que la robustesse aux variations des procédés de fabrication et la consommation d'énergie. Ceci implique de disposer d'algorithmes efficaces, intégrés dans la puce, susceptibles d'adapter le comportement du système aux variations des charges des processeurs tout en faisant face simultanément aux variations des paramètres qui ne peuvent pas être prédits ou modélisées avec précision au moment de la conception. Dans ce contexte, ce travail de thèse porte sur la conception de systèmes dit " GALS " (Globally Asynchronous Locally Synchronous) conçus autour d'un réseau de communication intégré à la puce (Network-on-Chip ou NoC) exploitant les nouvelles générations de technologie CMOS. Une nouvelle méthode permettant de contrôler dynamiquement la vitesse des différents îlots du NoC grâce à un contrôle de la tension et de la fréquence en fonction de la qualité locale des procédés de fabrication sur chaque îlot est proposée. Cette technique de contrôle permet d'améliorer les performances du système en consommation, et d'augmenter son rendement en fabrication grâce à l'utilisation des synergies au sein du système intégré. La méthode de contrôle est basée sur l'utilisation d'un anneau asynchrone programmable capable de prendre en compte la charge de travail dynamique et les effets de la variabilité des procédés de fabrication. Le contrôleur évalue en particulier la limite supérieure de fréquence de fonctionnement pour chaque domaine d'horloge. Ainsi, il n'est plus nécessaire de garantir les performances temporelles de chaque nœud au moment de la conception. Cela relâche considérablement les contraintes de fabrication et permet du même coup l'amélioration du rendement.

La réduction continuelle des dimensions dans les technologies CMOS a ouvert la porte à la conception de circuits complexes multi-cœurs (SoC). Malheureusement dans les technologies nanométriques, les performances des systèmes intégrés après fabrication ne sont pas complètement prédictibles. En effet, les variations des procédés de fabrication sont très importantes aux échelles des puces. Par conséquent, la conception de tels systèmes dans les technologies nanométriques est désormais contrainte par de nombreux paramètres tels que la robustesse aux variations des procédés de fabrication et la consommation d'énergie. Ceci implique de disposer d'algorithmes efficaces, intégrés dans la puce, susceptibles d'adapter le comportement du système aux variations des charges des processeurs tout en faisant face simultanément aux variations des paramètres qui ne peuvent pas être prédits ou modélisées avec précision au moment de la conception. Dans ce contexte, ce travail de thèse porte sur la conception de systèmes dit « GALS » (Globally Asynchronous Locally Synchronous) conçus autour d’un réseau de communication intégré à la puce (Network-on-Chip ou NoC) exploitant les nouvelles générations de technologie CMOS. Une nouvelle méthode permettant de contrôler dynamiquement la vitesse des différents îlots du NoC grâce à un contrôle de la tension et de la fréquence en fonction de la qualité locale des procédés de fabrication sur chaque îlot est proposée. Cette technique de contrôle permet d’améliorer les performances du système en consommation, et d’augmenter son rendement en fabrication grâce à l’utilisation des synergies au sein du système intégré. La méthode de contrôle est basée sur l’utilisation d'un anneau asynchrone programmable capable de prendre en compte la charge de travail dynamique et les effets de la variabilité des procédés de fabrication. Le contrôleur évalue en particulier la limite supérieure de fréquence de fonctionnement pour chaque domaine d'horloge. Ainsi, il n'est plus nécessaire de garantir les performances temporelles de chaque nœud au moment de la conception. Cela relâche considérablement les contraintes de fabrication et permet du même coup l'amélioration du rendement. / Continuous scaling of CMOS technology push circuit designs towards multi-core complex SoCs. Moreover, with the nanometric technologies, the integrated system performances after fabrication will not be fully predictable. Indeed, the process variations really become huge at the chip scale. Therefore the design of such complex SoCs in the nanoscale technologies is now constrained by many parameters such as the energy consumption and the robustness to process variability. This implies the need of efficient algorithms and built-in circuitry able to adapt the system behavior to the workload variations and, at the same time, to cope with the parameter variations which cannot be predicted or accurately modeled at design time. In this context, this thesis work addresses the design of GALS-based NoC architectures in the upcoming CMOS technologies. A novel methodology to dynamically control the speed of different voltage-frequency NoC islands according to the process variability impact on each domain is proposed. This control technique can improve the performances, the energy consumption, and the yield of future SoC architectures in a synergistic manner. The control methodology is based on the design of an asynchronous programmable self-timed ring where the controller takes into account the dynamic workload and the process variability effects. The controller especially considers the operating frequency limit which does not exceed the maximum locally allowed value for a given clock domain. With such an approach, it is no more required to separately guaranty the performance for each node. This drastically relaxes the fabrication constraints and helps the yield enhancement.

Aujourd'hui, il existe plusieurs façons de développer des circuits microélectroniques adaptés aux applications spatiales qui répondent aux contraintes sévères de l'immunité contre les radiations, que ce soit en termes de technique de conception ou de processus de fabrication. Le but de ce doctorat est d'une part de combiner plusieurs techniques nouvelles de microélectronique pour concevoir des architectures adaptées à ce type d'application et d'autre part, d'incorporer des composants magnétiques non-volatiles intrinsèquement robustes aux rayonnements. Un tel couplage serait tout à fait novateur et profiterait sans précédent, en termes de surface, de consommation, de robustesse et de coût.Contrairement à la conception de circuits synchrones qui reposent sur un signal d'horloge, les circuits asynchrones ont l'avantage d'être plus ou moins insensibles aux variations temporel résultant par exemple des variations du processus de fabrication. En outre, en évitant l'utilisation d'une horloge, les circuits asynchrones ont une consommation d'énergie relativement faible. Les circuits asynchrones sont généralement conçus pour fonctionner en fonction des événements déterminés grâce à un protocole de "poignée de main" spécifique.Pour les applications avioniques et spatiales, il serait souhaitable de fournir un circuit asynchrone rendu robuste contre les effets des radiations. En effet, la présence de particules ionisantes à haute altitude ou dans l'espace peut induire des courants perturbateurs dans des circuits intégrés qui peuvent être suffisants pour provoquer un basculement à l'état binaire maintenu par une ou plusieurs grilles. Cela peut provoquer un dysfonctionnement du circuit, connu dans l'état de l'art en tant que single event upset (SEU). Il a été proposé de fournir un module redondant double (Dual Modular Redundency: DMR) ou un module redondant triple (Tripple Modular Redundcy: TMR) dans une conception de circuit asynchrone afin de fournir une protection contre les radiations. De telles techniques s'appuient sur la duplication du circuit dans le cas de DMR, ou en triplant le circuit dans le cas de TMR, et en détectant une discordance entre les sorties des circuits comme indication de l'apparition d'une SEU.L'intégration de composants non-volatils intrinsèquement robustes, tels que les jonctions de tunnel magnétique (JTM), l'élément principal de la mémoire MRAM, pourrait conduire à de nouvelles façons de retenir les données dans des environnements difficiles. Les dispositifs JTM sont constitués de matériaux ferromagnétiques avec des propriétés magnétiques qui ne sont pas sensibles aux rayonnements. Les données sont stockées sous la forme de la direction de l'aimantation et non sous la forme d'une charge électrique, qui est une propriété essentielle pour les applications spatiales. Il est également largement reconnu dans le domaine de la microélectronique que les circuits intégrés fabriqués sur les substrats SOI (Silicon On Insulator) sont plus robustes aux radiations.Il existe donc un besoin dans l'état de l'art pour un circuit ayant une surface et une consommation d'énergie relativement faibles, et qui permet une récupération après un SEU sans nécessiter de réinitialisation et qui présente des caractéristiques non-volatiles. L'objectif de ce doctorat est de combiner tous les avantages mentionnés ci-dessus en regroupant plusieurs méthodes de conception microélectronique répondant aux contraintes des applications spatiales dans une nouvelle architecture. Un Circuit complet a été imaginé, conçu, simulé et envoyé en fabrication. Ce circuit est composé d'un pipeline asynchrone d'additionneur et d'un test intégré complexe connu sous le nom de BIST (Built In Self Test). Apres fabrication, ce circuit sera testé. Premièrement des tests fonctionnels vont être réalisés, puis des tests sous laser pulsé seront menés ainsi que sous attaques aux ions lourds. / Today, there are several ways to develop microelectronic circuits adapted for space applications that meet the harsh constraints of immunity towards radiation, whether in terms of technical design or manufacturing process. The aim of this doctorate is on the one hand to combine several novel techniques of microelectronics to design architectures adapted to this type of application, and on the other hand to incorporate non-volatile magnetic components inherently robust to radiation. Such an assembly would be quite innovative and would benefit without precedent, in terms of surface, consumption, robustness and cost.In contrast with synchronous circuit designs that rely on a clock signal, asynchronous circuits have the advantage of being more or less insensitive to delay variations resulting for example from variations in the manufacturing process. Furthermore, by avoiding the use of a clock, asynchronous circuits have relatively low power consumption. Asynchronous circuits are generally designed to operate based on events determined using a specific handshake protocol.For aviation and/or spatial applications, it would be desirable to provide an asynchronous circuit that is rendered robust against the effects of radiation. Indeed, the presence of ionising particles at high altitudes or in space can induce currents in integrated circuits that may be enough to cause a flip in the binary state held by one or more gates. This may cause the circuit to malfunction, known in the art as a single event upset (SEU). It has been proposed to provide dual modular redundancy (DMR) or triple modular redundancy (TMR) in an asynchronous circuit design in order to provide radiation protection. Such techniques rely on duplicating the circuit in the case of DMR, or triplicating the circuit in the case of TMR, and detecting a discordance between the outputs of the circuits as an indication of the occurrence of an SEU.The integration of inherently robust non-volatile components, such as Magnetic Tunnel Junctions (MTJ), the main element of MRAM memory, could lead to new ways of data retention in harsh environments. MTJ devices are constituted of ferromagnetic materials with magnetic properties that are not sensitive to radiation. Data is stored in the form of the direction of the magnetisation and not in the form of an electric charge, which is an essential property for space applications. It is also widely recognised in the field of microelectronics that integrated circuits manufactured on SOI (Silicon On Insulator) substrates are more robust to radiation.There is thus a need in the art for a circuit having relatively low surface area and power consumption, and that allows recovery following an SEU without requiring a reset and that has non-volatile characteristics. The objective of this doctorate is to combine all the above mentioned benefits by regrouping several methods of microelectronic design responding to the constraints of space applications into a novel architecture. A complete circuit has been created, designed, simulated, validated and sent to manufacturing in a 28nm FD-SOI process. This circuit is composed of an adder pipeline and a complex BIST (Build In Self Test). When fabricated, this circuit will be tested. First a functional test will be realised, then laser pules attacks will be performed and finally a heavy ions attack campaign.

Cette thèse étudie les avantages et les potentiels offerts par le style de conception asynchrone (sans horloge) pour implémenter les traitements numériques de réception des signaux radio impulsionnelle à ultra large bande (UWB), dans le contexte applicatif des réseaux de capteurs. D'une part, des oscillateurs numériques asynchrones ont été étudiés pour réaliser l'implémentation de la base de temps nécessaire aux traitements de réception des signaux radio impulsionnelle, et d'autre part, des algorithmes et des architectures asynchrones de réception de ces signaux radio ont été proposés et validés. Ces différents travaux ont permis de démontrer la pertinence de l'approche asynchrone pour l'implémentation de ce type de traitements, notamment sur le critère de faible consommation. Elles ouvrent ainsi la voie au concept de réseau de capteurs entièrement asynchrones.

Cette thèse porte sur la conception et la validation d'un FPGA dédié à des applications sensibles nécessitant un haut niveau de sécurité et de confidentialité. Les FPGAs usuels présentent de nombreuses failles vis-à-vis de la sécurité : 1- Ils ne permettent pas une implémentation efficace de circuits logiques alternatifs, tels que les circuits asynchrones. 2- Le placement et le routage d'un circuit ne peuvent être complètement maîtrisés pour garantir une conception sécuritaire. 3- Ils ne sont pas protégés contre les attaques par canaux cachés tels que la DPA, l'EMA ou la DFA. Afin de lever ces obstacles technologiques, les travaux entrepris dans cette thèse ont permis de proposer une architecture autorisant la programmation de différents styles de circuits asynchrones, de disposer d'un système de programmation compatible avec les objectifs de sécurité et d'une conception garantissant un haut niveau de protection vis-à-vis des attaques citées ci-dessus. Enfin, une validation matérielle du prototype a permis d'appréhender la pertinence des modèles développés

Le développement des réseaux de capteurs sans fil (WSN) profite des progrès récents en consommation énergétique dans les systèmes électroniques et des progrès en technologies de récupération d'énergie pour construire des entités de contrôle intelligentes utilisées dans des domaines variés comme la santé ou l'agriculture. Grâce aux consommations toujours plus faibles des circuits de communication radiofréquence, il est possible de créer des réseaux de systèmes de capteurs capables d'extraire des données de l'environnement et de les transmettre à une entité maîtresse. Les durées de vie limitées des batteries sont un frein au développement de tels réseaux pour des raisons de coût et de difficulté de maintenance. Grâce à la récupération d'énergie dans l'environnement, qu'elle soit solaire, thermique ou mécanique, il est alors envisageable d'alimenter un système de capteurs et sa communication sans fil afin d'accroitre l'autonomie globale du réseau. Les travaux réalisés dans le cadre de cette thèse visent à étudier la gestion d'énergie au sein d'un nœud de capteurs communicant sans fil. Grâce à l'utilisation d'une architecture d'alimentation avancée à chemins de puissance multiples, basée notamment sur un chemin direct à haut rendement entre les récupérateurs d'énergie et les charges consommantes, le système peut optimiser son rendement énergétique lorsque l'énergie est récupérée dans l'environnement. Cette architecture d'alimentation requiert néanmoins un contrôle numérique fin afin de déterminer à tout moment le chemin de puissance optimal entre les récupérateurs, les capacités et batterie de stockage, et les charges consommantes. Un contrôleur intégré asynchrone réalise une gestion événementielle de ces chemins de puissance et permet au système d'être robuste face aux variations énergétiques environnementales. Après une modélisation et une analyse des gains de l'architecture avancée de gestion de puissance, un contrôleur événementiel adapté aux systèmes de capteurs communicants est proposé. Ce contrôleur est implémenté en logique asynchrone quasi insensible aux délais (QDI) et offre au système une robustesse intrinsèque forte aux variations environnementales en addition à sa très faible consommation. Un circuit de gestion d'alimentation pour nœud de capteurs communicant est ainsi fabriqué en technologie CMOS 180nm et intègre des innovations tant architecturales que de gestion numérique applicative. Sa consommation globale proche d'1µW permet ainsi la réalisation de systèmes de capteurs fonctionnels pour des applications mettant en jeu des puissances de l'ordre du microwatt, autorisant en conséquence la mise en place de réseaux de capteurs ultra faible consommation.

Les travaux de cette thèse se concentrent sur la réduction de l'énergie consommée et l'amélioration des temps de réveil du microcontrôleur par des innovations au niveau de l'architecture, du circuit et de la gestion de l'énergie. Ces travaux proposent une architecture de microcontrôleur partitionnée entre un processeur de réveil programmable, appelé Wake Up Controller, s'occupant des tâches courantes du nœud de capteurs et un processeur principal gérant les tâches irrégulières. Le Wake Up Controller proposé dans ces travaux de thèse est un processeur RISC 16-bit dont le jeu d'instructions a été adapté pour gérer les tâches régulières du nœud, et n'exécute que du code sur interruptions. Il est implémenté en logique mixte asynchrone/synchrone. Un circuit a été fabriqué en technologie UTBB FDSOI 28nm intégrant le Wake-Up Controller. Le cœur atteint une performance de 11,9 MIPS pour 125μW de consommation moyenne en phase active et un réveil depuis le mode de veille en 55ns pour huit sources de réveil possibles. La consommation statique est d'environ 4μW pour le cœur logique asynchrone à 0,6V sans utilisation de gestion d'alimentation (power gating) et d'environ 500nW avec. / This PhD work focuses on the reduction of energy consumption and wake up time reduction of a WSN node microcontroller through innovations at architectural, circuit and power management level. This work proposes a partitioned microcontroller architecture between a programmable wake up processor, named Wake Up Controller on which this work is focused, and a main processor. The first deals with the common tasks of a wireless sensor node while the second manages the irregular tasks. TheWake Up Controller proposed in this work is a 16-bit RISC processor whose instruction set has been adapted to handle regular tasks of a sensor node. It only executes code on interruptions. It is implemented in asynchronous / synchronous mixed logic to improve wake up time and energy. A circuit was fabricated in a 28nm UTBB FDSOI technology integrating the Wake Up Controller. The core reaches 11,9 MIPS for 125 μW average power consumption in active phase and wakes up from sleep mode in 55ns from eight possible interruption sources. The static power consumption is around 4μW for the asynchronous logic core at 0.6V without power gating and 500nW when gated.

La réduction continuelle des dimensions dans les technologies CMOS a ouvert la porte à la conception de circuits complexes multi-cœurs (SoC). Malheureusement dans les technologies nanométriques, les performances des systèmes intégrés après fabrication ne sont pas complètement prédictibles. En effet, les variations des procédés de fabrication sont très importantes aux échelles des puces. Par conséquent, la conception de tels systèmes dans les technologies nanométriques est désormais contrainte par de nombreux paramètres tels que la robustesse aux variations des procédés de fabrication et la consommation d'énergie. Ceci implique de disposer d'algorithmes efficaces, intégrés dans la puce, susceptibles d'adapter le comportement du système aux variations des charges des processeurs tout en faisant face simultanément aux variations des paramètres qui ne peuvent pas être prédits ou modélisées avec précision au moment de la conception. Dans ce contexte, ce travail de thèse porte sur la conception de systèmes dit « GALS » (Globally Asynchronous Locally Synchronous) conçus autour d'un réseau de communication intégré à la puce (Network-on-Chip ou NoC) exploitant les nouvelles générations de technologie CMOS. Une nouvelle méthode permettant de contrôler dynamiquement la vitesse des différents îlots du NoC grâce à un contrôle de la tension et de la fréquence en fonction de la qualité locale des procédés de fabrication sur chaque îlot est proposée. Cette technique de contrôle permet d'améliorer les performances du système en consommation, et d'augmenter son rendement en fabrication grâce à l'utilisation des synergies au sein du système intégré. La méthode de contrôle est basée sur l'utilisation d'un anneau asynchrone programmable capable de prendre en compte la charge de travail dynamique et les effets de la variabilité des procédés de fabrication. Le contrôleur évalue en particulier la limite supérieure de fréquence de fonctionnement pour chaque domaine d'horloge. Ainsi, il n'est plus nécessaire de garantir les performances temporelles de chaque nœud au moment de la conception. Cela relâche considérablement les contraintes de fabrication et permet du même coup l'amélioration du rendement.

Avec les progrès technologiques en microéléctronique, les méthodes de conception traditionnelles {\og}tout synchrone{\fg} atteignent leurs limites. Une solution efficace pour résoudre ce problème est de diviser un circuit en plusieurs domaines d'horloge indépendants et de faire communiquer leurs composants avec un réseau sur puce asynchrone. Toutefois, la généralisation de cette solution est limitée par le manque d'outils adaptés à la conception de circuits asynchrones complexes tels que des réseaux sur puce asynchrones. Une contribution de cette thèse, pour pallier cette limitation, a été de développer la bibliothèque ASC qui permet de modéliser fidèlement en SystemC des circuits asynchrones insensibles aux délais. Des facilités de traçage basées sur un modèle de temps distribué ont également été développées pour être en mesure de valider par simulation le comportement d'un modèle ASC. Une dernière contribution de cette thèse a été de définir une méthode de présynthèse des structures de choix qui prennent en compte efficacement les primitives de synchronisation spécifiques aux circuits asynchrones.

Le développement des réseaux de capteurs sans fil (WSN) profite des progrès récents en consommation énergétique dans les systèmes électroniques et des progrès en technologies de récupération d'énergie pour construire des entités de contrôle intelligentes utilisées dans des domaines variés comme la santé ou l'agriculture. Grâce aux consommations toujours plus faibles des circuits de communication radiofréquence, il est possible de créer des réseaux de systèmes de capteurs capables d'extraire des données de l'environnement et de les transmettre à une entité maîtresse. Les durées de vie limitées des batteries sont un frein au développement de tels réseaux pour des raisons de coût et de difficulté de maintenance. Grâce à la récupération d'énergie dans l'environnement, qu'elle soit solaire, thermique ou mécanique, il est alors envisageable d'alimenter un système de capteurs et sa communication sans fil afin d'accroitre l'autonomie globale du réseau. Les travaux réalisés dans le cadre de cette thèse visent à étudier la gestion d'énergie au sein d'un nœud de capteurs communicant sans fil. Grâce à l'utilisation d'une architecture d'alimentation avancée à chemins de puissance multiples, basée notamment sur un chemin direct à haut rendement entre les récupérateurs d'énergie et les charges consommantes, le système peut optimiser son rendement énergétique lorsque l'énergie est récupérée dans l'environnement. Cette architecture d'alimentation requiert néanmoins un contrôle numérique fin afin de déterminer à tout moment le chemin de puissance optimal entre les récupérateurs, les capacités et batterie de stockage, et les charges consommantes. Un contrôleur intégré asynchrone réalise une gestion événementielle de ces chemins de puissance et permet au système d'être robuste face aux variations énergétiques environnementales. Après une modélisation et une analyse des gains de l'architecture avancée de gestion de puissance, un contrôleur événementiel adapté aux systèmes de capteurs communicants est proposé. Ce contrôleur est implémenté en logique asynchrone quasi insensible aux délais (QDI) et offre au système une robustesse intrinsèque forte aux variations environnementales en addition à sa très faible consommation. Un circuit de gestion d'alimentation pour nœud de capteurs communicant est ainsi fabriqué en technologie CMOS 180nm et intègre des innovations tant architecturales que de gestion numérique applicative. Sa consommation globale proche d'1µW permet ainsi la réalisation de systèmes de capteurs fonctionnels pour des applications mettant en jeu des puissances de l'ordre du microwatt, autorisant en conséquence la mise en place de réseaux de capteurs ultra faible consommation. / Wireless Sensor Networks (WSN) development leverages recent progress in electronic devices power consumption and in energy harvesting technologies in order to create smart sensing structures useful for improvements in various topics such as health monitoring or farming. Thanks to wireless communication circuits lower power consumption, it becomes possible to create networks of sensing systems capable of extracting information from the environment and of transmitting data through the network to the global intelligence. Because of hard and costly maintenance requirements, limited lifespans batteries are a brake on such networks development. Thanks to environmental energy harvesting on solar, thermal or mechanical sources, a system containing sensors and a wireless communication circuit can be powered. Global energy autonomy is thus improved and the node's life is enhanced. Works done during this PhD aim to study energy management within a sensing wireless communicating node. Thanks to the use of advanced multiple power paths architecture leveraging direct power path between the sources and the power loads, the power management system can optimize its energy efficiency when energy is harvested in the environment. Nevertheless, a precise digital control is mandatory to continuously determine the best power path between the energy harvesters, the energy storing capacitors and batteries, and the power loads. An integrated asynchronous controller implements an event-driven management of the power paths and gives the system robustness to environmental energy variations. After modeling and analyzing the power efficiency gain granted by the advanced architecture, an event-driven controller is proposed to ease implementation of wireless sensing applications. The controller is implemented in asynchronous quasi delay insensitive (QDI) logic and presents high intrinsic robustness to environemental variations while maintaining ultra low power consumption. A power management circuit suited for wireless sensing systems is thus fabricated using 180nm CMOS process and includes both architecture and digital management innovations. Its global power consumption close to 1µW allows considering the creation of wireless sensing nodes running for applications in the range of microwatts, consequently enabling development of ultra low power wireless sensor networks.