Aujourd'hui les applications portables sont de plus en plus complexes et nécessitent beaucoup de ressources de calculs, ce qui implique un fort volume de données à stocker ou à faire transiter d'une unité à une autre. De plus, avec l'évolution des paramètres technologiques, la maîtrise de l'évolution du délai et de la consommation des interconnexions au sein d'un SoC (System On Chip) est de plus en plus difficile à contrôler. Les prévisions de l'ITRS montrent une diminution des dimensions des transistors et des fils, ce qui se traduit par une évolution du comportement du circuit tout particulièrement au niveau temporel. Ainsi, le délai d'un fil devient largement supérieur à celui d'une porte. Cette augmentation est due à l'évolution des paramètres résistifs et capacitifs des interconnexions qui tendent toujours à augmenter. L'augmentation des phénomènes capacitifs se traduit également par une augmentation de la part de la consommation due aux interconnexions qui peut représenter jusqu'à 50% de la consommation totale et de la surface occupée sur la puce. Il devient donc indispensable de prendre en compte les interconnexions lors de l'évaluation de la consommation d'une puce. Pour cela, des modèles précis des interconnexions doivent être proposés ainsi que des outils d'estimation afin de fournir aux concepteurs des retours rapides et fiables sur leur design. Des techniques d'optimisation doivent également être proposées et leur impact quantifié par le biais entre autre des outils d'estimation. Le premier chapitre de la thèse se propose, d'aborder la modélisation de la consommation d'un bus à l'aide de modèles physiques des différents éléments entrant dans sa composition. Le fil sous forme de modèles résistifs et capacitifs distribués a d'abord été caractérisé, puis, au niveau bus, nous avons caractérisé les buffers ainsi que les diaphonies capacitives entre fils. Dans le second chapitre, la méthode d'estimation de la consommation des interconnexions est proposée. Suite à la modélisation du bus au niveau technologique, les paramètres importants intervenant dans la variation de la consommation (technologie, couche de métal, longueur de bus. . .) ont été extraits. Des simulations SPICE de ces circuits ont été réalisées ; les résultats expérimentaux ont permis d'obtenir des modèles inclus au sein d'un outil d'estimation. Cet outil (Interconnect Explorer) permet alors à l'utilisateur, après configuration, (c'est-à-dire choix de la technologie, de la couche de métal, de la longueur de bus) d'obtenir très rapidement une estimation de la consommation du transfert de données sur un bus. Les expérimentations de validation montrent que l'outil permet d'obtenir une estimation avec une erreur maximale de 3% (par rapport aux simulations SPICE) avec un temps d'exécution de quelques secondes (une simulation SPICE dans les mêmes conditions expérimentales prenant plusieurs heures). Dans le troisième chapitre, un état de l'art des principales techniques d'optimisation de la consommation et du délai est présenté. L'outil d'estimation présenté dans le chapitre précédent nous permet de valider l'efficacité de ces techniques sur les paramètres impactant la consommation (activité, temps de propagation, capacités parasites. . .). Dans un second temps, l'analyse des résultats fournis par l'outil permet de montrer que les techniques d'optimisation n'agissent pas forcément sur les bons paramètres. A la fin de ce chapitre, de nouvelles pistes d'optimisation, en adéquation avec les résultats précédents, sont proposées. Le quatrième chapitre présente les techniques d'optimisation au niveau architectural auxquelles nous avons abouti en se basant sur les pistes d'optimisation du chapitre précédent. Ces techniques (dont une est brevetée : Spatial Switching) ont pour particularité de nécessiter un surcoût matériel relativement faible. En effet, nombre des méthodes présentées dans la littérature ont un surcoût matériel assez important, en particulier dû aux codeurs et décodeurs. Ces codecs engendrent un surcoût en consommation bien souvent supérieur à la réduction apportée sur le bus pour des longueurs d'interconnexions usuelles dans les SoC actuels. Nos résultats expérimentaux sur le Spatial Switching montrent des gains en consommation pouvant atteindre une réduction de 12% de consommation d'énergie pour un bus de 5mm en 65nm. Ces résultats incluent bien évidemment la consommation due aux codecs. Les gains augmentent encore avec les sauts technologiques ainsi qu'avec l'augmentation de la longueur du bus. Nous proposerons également une extension possible de nos travaux (outil et modèles) par l'élévation du niveau d'abstraction. En effet, dans ce mémoire, les interconnexions point à point sont notre principale préoccupation ; or, les systèmes actuels peuvent utiliser des réseaux de communication plus complexes. Dans un premier temps, notre approche peut être utilisée pour modéliser des interconnexions de type MESH ou NoC souvent utilisées dans le cadre de systèmes MPSoC (utilisation des résultats de la plate forme SocLib). Dans un second temps, ces résultats et les précédents peuvent être étendus afin d'être utilisés dans une approche MDE (Model Driven Engineering). Dans ce cadre, nos travaux s'intégreront dans le projet ITEA SPICES qui utilise un profil AADL (Application & Architecture Design Language), le but étant, ici, d'intégrer nos résultats dans le "framework" OSATE afin de pouvoir estimer la consommation des communications dès les premières phases de conception. La consommation des interconnexions étant devenu un enjeu majeur dans la conception de système, nous concluerons la thèse par une présentation des futures technologies d'interconnexions alternatives à la conception classique : interconnexions optiques, SoC 3D, nanotubes. . .