La culture cellulaire in vitro a toujours motivé les scientifiques pour découvrir de nouveaux médicaments, explorer de nouvelles thérapies et pour mieux comprendre la biologie cellulaire. Cependant, la culture cellulaire requiert un environnement très bien contrôlé, d'où l'émergence des incubateurs cellulaires commerciaux. Ceci dit, la recherche scientifique requiert l'observation en continu du développement cellulaire dans un environnement contrôlé. Bien que plusieurs approches soient disponibles afin de miniaturiser des instruments pour les intégrer dans un incubateur, peu d'approches ont été abordées avec succès pour miniaturiser un micro-incubateur et l'intégrer dans des systèmes de contrôle. Ainsi, le parallélisme présent dans un système à base de FPGA ajouté à la puissance de calcul des processeurs motive l'intégration d'un système de contrôle de micro-incubateur sur une même puce. La volonté de miniaturiser et d'intégrer plusieurs sous-systèmes de contrôle dans un même système embarqué motive d'autant plus l'utilisation d'une architecture Zynq UltraScale+. Ces travaux de recherche permettent d'intégrer le contrôle d'un micro-incubateur sur une architecture Zynq UltraScale+, de développer une interface graphique conviviale permettant l'observation et le contrôle d'un système de micro-incubateur et, finalement, de tester et valider le fonctionnement de l'implémentation des différents sous-systèmes de contrôle du micro-incubateur. Le développement des éléments de contrôle du micro-incubateur s'effectue à l'aide des outils de Xilinx. Ceux-ci permettent de développer le code VHDL, le code des processeurs temps réels et de compiler un système d'exploitation Linux personnalisé. L'interface graphique est développée avec l'outil QtCreator et intégrée sur le système d'exploitation Linux. Une carte de développement Ultra96 et des cartes électroniques connexes permettent de valider le fonctionnement de l'implémentation du contrôle du micro-incubateur. Toutes les composantes du contrôle du micro-incubateur sont validées en simulation VHDL, intégrées sur la carte Ultra96 et testées. L'interface graphique développée sur le système d'exploitation Linux communique de manière efficace avec les processeurs temps réels afin de permettre le contrôle et l'observation des différents sous-systèmes. / The in vitro cell culture has always motivated scientists to discover new drugs, explore new therapies or for a better understanding of cell biology. However, cell culture requires a very well controlled environment, hence the emergence of commercial cell incubators. Thus, research in this field requires the continuous observation of cell development in a controlled environment, among others. Although several approaches were available to miniaturize tools used in biological research to be integrated into an incubator, few approaches have been successfully addressed to miniaturize a micro-incubator to be integrated into a biological sensor. Thus, the parallelism of an FPGA-based system in addition to the computing performances were key elements for the integration of a micro-incubator control system on the same FPGA. In addition, the miniaturization and integration of several control subsystems in a single on-board systems were a key element to use a Zynq UltraScale + architecture. In this research work we aim to integrate the control system of a micro-incubator on a Zynq UltraScale + architecture and to develop a user-friendly graphical interface to observe and to control of a micro-incubator system. Finally, we aim to test and validate our implementations of the various micro-incubator control subsystems. The development of the micro-incubator's control elements is carried out using Xilinx tools. These allow to develop the VHDL code, the code for real-time processors and to compile a custom Linux operating system. The graphical interface was developed with the QtCreator tool and integrated into the Linux operating system. An Ultra96 development board and related electronic boards were used to validate the operation of the micro-incubator control implementation. All the micro-incubator control components were validated in VHDL simulation, integrated in the Ultra96 card and tested. The graphical interface developed on the Linux operating system communicates with the real-time processors in order to control and to observe various subsystems' behavior.

Le chiffrement d'une communication sur un canal quelconque pose un problème de taille. Un émetteur doit en effet transmettre au récepteur une information lui permettant de décoder une communication chiffrée. Le canal d'information n'étant souvent pas physiquement sécurisé, cette information préliminaire doit être transmise sans que les interlocuteurs n'aient à se soucier qu'un autre acteur puisse intercepter cette information. Différents algorithmes ont été développés afin de rendre possible cet échange préliminaire. Parmi les algorithmes communéments utilisés, la cryptographie à courbe elliptique permet de maximiser la sécurité d'une communication avec un minimum d'échange préliminaire d'information. La cryptographie à courbe elliptique repose sur la multiplication d'un point sur cette courbe par un scalaire. Cette opération est relativement lourde au niveau logiciel. Le développement d'un co-processeur spécialisé pour cette opération devient alors pertinent. Ce mémoire résume le développement de pareil co-processeur. Ce dernier a été développé sur FPGA en minimisant les ressources logiques utilisées tout en maximisant la fréquence d'horloge opérationnelle. De plus, le nombre d'opérations sur la courbe elliptique a été minimisé en représentant l'entier multipliant le point sur la courbe elliptique sous sa forme numérique ω-NAF. Ce mémoire propose également une façon inédite pour générer aléatoirement un entier sous sa forme ω-NAF en minimisant les ressources logiques nécessaires pour pareille opération. / The encryption of a communication on a given channel may appear hazardous. An interlocutor must transmit to another one enough information allowing both interlocutors to encrypt or decrypt the communication. Since the communication channel is visible to potentially malicious actors, this preliminary information must be exchanged without worrying about others intercepting it. Several algorithms were developed making that exchange possible. Among the most commonly used algorithms, elliptic curve cryptography provides the highest strength per bit. Elliptic curve cryptography is based on the multiplication of a point on this curve by a scalar. This operation is relatively complex when implemented in software. The use of a specialized co-processor becomes an interesting approach to perform this operation. This thesis describes the development of such a co-processor. It has been developed targeting a FPGA, minimizing the use of logical resources while maximizing the operating frequency. Moreover, the number of operations on the elliptic curve have been minimized by representing the scalar multiplying the point of the elliptic curve in its ω-NAF form. A method randomly generating an integer in its ω-NAF representation is also proposed. This method can be implemented in hardware using a minimum of logical resources.

Les techniques des directions d’arrivée (DOA) sont une voie prometteuse pour accroitre la capacité des systèmes et les services de télécommunications en permettant de mieux estimer le canal radio-mobile. Elles permettent aussi de suivre précisément des usagers cellulaires pour orienter les faisceaux d’antennes dans leur direction. S’inscrivant dans ce contexte, ce présent mémoire décrit étape par étape l’implémentation de l’algorithme de haut niveau MUSIC (MUltiple SIgnal Classification) sur une plateforme FPGA afin de déterminer en temps réel l’angle d’arrivée d’une ou des sources incidentes à un réseau d’antennes. Le concept du prototypage rapide des lois de commande (RCP) avec les outils de XilinxTM System generator (XSG) et du MBDK (Model Based Design Kit) de NutaqTM est le concept de développement utilisé. Ce concept se base sur une programmation de code haut niveau à travers des modèles, pour générer automatiquement un code de bas niveau. Une attention particulière est portée sur la méthode choisie pour résoudre le problème de la décomposition en valeurs et vecteurs propres de la matrice complexe de covariance par l’algorithme de Jacobi. L’architecture mise en place implémentant cette dernière dans le FPGA (Field Programmable Gate Array) est détaillée. Par ailleurs, il est prouvé que MUSIC ne peut effectuer une estimation intéressante de la position des sources sans une calibration préalable du réseau d’antennes. Ainsi, la technique de calibration par matrice G utilisée dans ce projet est présentée, en plus de son modèle d’implémentation. Enfin, les résultats expérimentaux du système mis à l’épreuve dans un environnement réel en présence d’une source puis de deux sources fortement corrélées sont illustrés et analysés. / The techniques of Directions of Arrival (DOA) are a promising way to increase the capacity of systems and telecommunications services to better estimate the mobile-radio channel. They allow precise monitoring of cellular users to orient the antenna beams at them. Therefore, in this context, this paper describes step by step implementation of the high-level algorithm MUSIC (Multiple SIgnal Classification) on an FPGA platform to determine in real time the angle of arrival of one or incident sources to an antenna array. The Rapid Control Prototyping (RCP) with the tools of XilinxTM System generator (XSG) and MBDK (Model Based Design Kit) of NutaqTM is the development concept used. This concept is based on a high level programming code through models, to automatically generate a low-level code. A special attention is devoted to the method chosen to solve the eigenvalues decomposition problem for the complex autocorrelation matrix by Jacobi algorithm. The architecture designed implementing it in FPGA (Field Programmable Gate Array) is detailed. Furthermore, it is proved that MUSIC can perform an interesting estimate of the position of the sources without prior calibration of the antenna array. Thus, the calibration technique G matrix used in this project is presented, in addition to the implementation model. Finally, the experimental results of the system tested in a real environment in the presence of one source then two highly correlated sources are illustrated and analyzed.

Ce mémoire est consacré à la parallélisation d'un algorithme d'assemblage d'ADN de type de novo sur différentes plateformes matérielles, soit les processeurs multicoeurs et les accélérateurs de type FPGA. Plus précisément, le langage OpenCL est utilisé pour accélérer l'algorithme dont il est question, et de permettre un comparatif direct entre les les plateformes. Cet algorithme est d'abord introduit, puis son implémentation originale, développée pour une exécution sur une grappe de noeuds, est discutée. Les modifications apportées à l'algorithme dans le but de faciliter la parallélisation sont ensuite divulgées. Ensuite, le coeur du travail est présenté, soit la programmation utilisant OpenCL. Finalement, les résultats sont présentés et discutés.

Titre de l'écran-titre (visionné le 24 juillet 2023) / Cette maîtrise a pour objectif de développer et implanter un algorithme sur FPGA afin de faire l'acquisition et l'autocorrection d'interférogrammes provenant d'un interféromètre à double peigne de fréquences optiques. Les signaux optiques de chacun des peignes sont asservis au moyen de plateformes FPGA qui effectuent des boucles d'asservissement de phase de type PLL. Les phases résiduelles non corrigées sont transmises à la plateforme de correction. L'algorithme de correction consiste en une étape de précorrection à l'aide des signaux de phase précédemment transmis, puis en une étape d'autocorrection. Cette dernière est basée sur l'extraction des paramètres de correction à partir du signal lui-même, au moyen de corrélations croisées sur les portions centrales des interférogrammes. Les sources optiques étant suffisamment stabilisées, une correction de phase et une troncature sont suffisantes pour moyenner de façon cohérente les interférogrammes à l'intérieur d'un FPGA. Cela permet d'enregistrer plus longtemps et ainsi améliorer le rapport signal sur bruit de la mesure. Des mesures spectroscopiques de H¹²C¹⁴N sont prises an de valider les résultats de l'algorithme. Un SNR de 50923 est atteint avec un temps de mesure de 55.4 secondes. La figure de mérite est calculée à 5.55 × 10⁶ et est à une facteur 5 de la valeur maximale théorique pour les conditions expérimentales. La mesure spectroscopique correspond à la courbe théorique provenant de la base de données HITRAN avec une différence de l'ordre de 0.49%, provenant principalement des asymétries de Fano.

Malgré tous leurs avantages, les spectromètres par transformation de Fourier (FTS, de Fourier Transform Spectrometer) imageurs présentent un désavantage marqué par rapport aux autres technologies de spectromètres. Comme leur nom l'indique, on doit effectuer une transformée de Fourier sur les données brutes pour en extraire les spectres. Pour les instruments dotés d'un seul pixel, ce n'est plus un problème, grâce à l'algorithme de transformée de Fourier rapide (FFT) combiné aux ordinateurs modernes. Par contre, pour un FTS imageur équipé d'une large matrice de détecteurs (i.e. 320x256 pixels), la quantité de données à traiter peut vite devenir trop lourde pour la plupart des ordinateurs modernes, particulièrement si on désire faire le tout en temps réel. Une architecture de type SoC (système sur une puce - System On a Chip) sur réseau prédiffusé programmable par l'utilisateur (FPGA - Field Programmable Gate Array) est présenté dans ce mémoire. Cette architecture est capable de faire le traitement en temps réel de données provenant d'un FTS imageur. Par exemple, il est possible de faire du moyennage de plusieurs hypercubes, la transformation de Fourier rapide, du rognage spectral, de même que la calibration radiométrique, le tout à une vitesse atteignant 34 mégapoints par seconde (Mpts/s). Les calculs faits sur le FPGA n'ont pas le même niveau d'exactitude que ceux fait sur un PC avec des nombres à virgule flottante de 64 bits. Par contre, l'erreur introduite par l'utilisation de nombres en points fixes sur le FPGA ne dégrade pas le niveau de bruit d'un FTS imageur opérant dans la bande Long Wave (LVV) de plus de 10 %.

Ce travail s’inscrit dans le cadre du projet de recherche achevant le cycle de formation des étudiants de maîtrise en génie électrique avec mémoire à l’Université Laval. Ce projet a été effectué au sein de la Faculté des sciences et de génie et le Centre d’optique, photonique et laser (COPL) de l’université Laval. À cet effet, ce mémoire contient les axes majeurs nécessaires pour une étude comparative et expérimentale des techniques d’analyse du minerai de phosphate (MP). L’objectif est de déterminer la technique la plus efficace à adopter pour mettre en place une solution in situ. Une proposition d’un système LIBS à base de FPGA pour la mesure de P2O5 est également présentée ainsi que sa conception. Tout d’abord, ce mémoire présente le contexte du projet pour bien comprendre la problématique et la motivation, ainsi que les objectifs et l’importance de mettre en place une solution in situ pour l’analyse du minerai de phosphate. Ceci nous a permis d’identifier le besoin et de repérer les exigences attendues. Aussi, le présent travail couvre une revue de littérature détaillée sur les méthodes classiques d’analyse du minerai de phosphate au laboratoire, et les techniques multi élémentaires qui permettent d’analyser plusieurs composés avec un seul équipement. La faisabilité d’utiliser une de ces techniques pour répondre au besoin a été présentée dans ce travail. Pour ce faire nous avons vérifié les limitations des trois techniques recommandées pour l’analyse des minéraux. Il s’agit des techniques ICP, XRF et LIBS. Les résultats montrent que l’XRF est incapable de quantifier les éléments légers dont le nombre atomique est inférieur à 11, alors que la LIBS permet d’avoir des résultats rapides et précis pour la majorité des éléments présents dans le minerai du phosphate. À la fin de ce mémoire, nous présentons une proposition d’un système LIBS à base de FPGA pour la mesure de P2O5 (qui est l’élément le plus important dans le minerai du phosphate) / This work is part of the research project completing the training cycle of research master at Laval University. This project was carried out within the Faculty of Science and Engineering and the Center of Optics, Photonics, and Laser (COPL). To this end, this report contains the major axes necessary for a comparative and experimental study of phosphate ore techniques analysis. The objective is to determine the most efficient technique to adopt to implement an in-situ solution. At the end of this report, we will introduce a proposal for LIBS system based on FPGA board for P2O5 measurement. First, this report presents the context of the project to understand the problem and the motivation, as well as the objectives and importance of setting up an on-line solution for the analysis of phosphate ore. Allowed us to describe the need and identify the expected requirements. Secondly, the present work covers a detailed literature review about conventional methods of analyzing phosphate ore in the laboratory, and multi-elemental techniques used to analyze several compounds with a single equipment. This work presents also the feasibility of using one of these techniques to meet the need. To do this, we have checked the limitations of the most three recommended techniques for mineral analysis. These are ICP, XRF and LIBS techniques. The results show that the XRF is unable to quantify the light elements whose atomic number is less than 11, while the LIBS allows having fast and accurate results for the majority of the elements existing in the phosphate ore. At the end of this dissertation, we present a proposal of an FPGA-based LIBS system or the measurement of P2O5 (which is the most important element in phosphate ore).

Les innovations technologiques des dernières décennies en matière d'électronique tant au niveau du traitement numérique de l'information que de la gestion de l'énergie ont contribué à une révolution majeure dans la conversion d'énergie électromécanique: celle des entraînements à vitesse variable (EVV). L'amélioration des plateformes de calculs et des techniques de commande ont grandement amélioré la performance dynamique des moteurs électriques à courant alternatif notamment grâce à la commande vectorielle. Cependant, la littérature contient relativement peu d'études sur l'utilisation de la commande vectorielle comme un moyen d'améliorer la performance énergétique des EVV de machines asynchrones: c'est à l'étude et à l'avancement de ce domaine de connaissances que cette thèse est consacrée. L'état de l'art contient plusieurs avancées sur la modélisation des pertes dans la machine et la plupart des stratégies de commande énergétiquement optimales (SCEO) reposent sur l'ajustement optimal du flux dans la machine basé sur un modèle des pertes. La proposition d'avancement de cette thèse ne repose pas sur l'amélioration de la qualité d'un modèle de pertes de la machine, mais plutôt sur les moyens d'intégrer efficacement ce modèle des pertes dans le système de commande. Dans cette perspective, nous démontrons une propriété intéressante des réseaux de neurones artificiels (RNA) de type perceptron multicouche qui ouvre de nouvelles possibilités en matière d'intégration de fonctionnalités au système de commande et ce, sans coût supplémentaire. Deux nouvelles fonctionnalités sont ainsi proposées: l'amélioration de l'efficacité énergétique du système sur toute la plage de charge par l'utilisation judicieuse d'une technique de modulation discontinue et l'amélioration de la stabilité du système par l'intégration d'un nouveau détecteur de régime permanent. Ces propositions d'avancement sont validées en simulation et sur un banc d'essai expérimental composé d'un système de commande à base de FPGA. Ce type de circuit logique reprogrammable permet la mise en oeuvre d'architectures de systèmes parallèles qui conviennent tout à fait aux systèmes à base de RNA et aux architectures avancées de systèmes d'EVV.

L'utilisation des accélérateurs reconfigurables, pour la conception de system-on-chip hétérogènes, offre des possibilités intéressantes d'augmentation des performances et de réduction de la consommation d'énergie. En effet, ces accélérateurs sont couramment utilisés en complément d'un (ou de plusieurs) processeur(s) pour permettre de décharger celui-ci (ceux-ci) des calculs intensifs et des traitements de flots de données. Le concept de reconfiguration dynamique, supporté par certains constructeurs de FPGA, permet d'envisager des systèmes beaucoup plus flexibles en offrant notamment la possibilité de séquencer temporellement l'exécution de blocs de calcul sur la même surface de silicium, réduisant alors les besoins en ressources d'exécution. Cependant, la reconfiguration dynamique n'est pas sans impact sur les performances globales du système et il est difficile d'estimer la répercussion des décisions de configuration sur la consommation d'énergie. L'objectif principal de cette thèse consiste à proposer une méthodologie d'exploration permettant d'évaluer l'impact des choix d'implémentation des différentes tâches d'une application sur un system-on-chip contenant une ressource reconfigurable dynamiquement, en vue d'optimiser la consommation d'énergie ou le temps d'exécution. Pour cela, nous avons établi des modèles de consommation des composants reconfigurables, en particulier les FPGAs, qui permettent d'aider le concepteur dans son design. À l'aide d'une méthodologie de mesure sur Virtex-5, nous montrons dans un premier temps qu'il est possible de générer des accélérateurs matériels de tailles variées ayant des performances temporelles et énergétiques diverses. Puis, afin de quantifier les coûts d'implémentation de ces accélérateurs, nous construisons trois modèles de consommation de la reconfiguration dynamique partielle. Finalement, à partir des modèles définis et des accélérateurs produits, nous développons un algorithme d'exploration des solutions d'implémentation pour un système complet. En s'appuyant sur une plate-forme de modélisation à haut niveau, celui-ci analyse les coûts d'implémentation des tâches et leur exécution sur les différentes ressources disponibles (processeur ou région configurable). Les solutions offrant les meilleures performances en fonction des contraintes de conception sont retenues pour être exploitées. / The use of reconfigurable accelerators when designing heterogeneous system-on-chip has the potential to increase performance and reduce energy consumption. Indeed, these accelerators are commonly a adjunct to one (or more) processor(s) and unload intensive computations and treatments. The concept of dynamic reconfiguration, supported by some FPGA vendors, allows to consider more flexible systems including the ability to sequence the execution of accelerators on the same silicon area, while reducing resource requirements. However, dynamic reconfiguration may impact overall system performance and it is hard to estimate the impact of configuration decisions on energy consumption.. The main objective of this thesis is to provide an exploration methodology to assess the impact of implementation choices of tasks of an application on a system-on-chip containing a dynamically reconfigurable resource, to optimize the energy consumption or the processing time. Therefore, we have established consumption models of reconfigurable components, particularly FPGAs, which assists the designer. Using a measurement methodology on Virtex-5, we first show the possibility to generate hardware accelerators of various sizes, execution time and energy consumption. Then, in order to quantify the implementation costs of these accelerators, we build three power models of the dynamic and partial reconfiguration. Finally, from these models, we develop an algorithm for the exploration of implementation and allocation possibilities for a complete system. Based on a high-level modeling platform, the implementation costs of the tasks and their performance on various resources (CPU or reconfigurable region) are analyzed. The solutions with the best characteristics, based on design constraints, are extracted.

On propose une nouvelle approche pour l'optimisation des PLA (réseaux logiques programmes ou programmables) par des méthodes heuristiques réalisant le compactage des matrices ou plans et-ou par une permutation préalable des monômes (ou termes produits) et par brisure de lignes d'entrée-sortie en segments, dits internes, afin de les réorganiser en un nombre réduit de niveaux. Diverses stratégies d'optimisation des circuits VLSI (transparence, déformabilite, connectabilite des blocs) et certaines contraintes influencent les techniques proposées. La nouvelle approche permet l'automatisation du dessin des masques de PLA optimisés en introduisant une nouvelle notion de cellule algorithmique. L'optimisation électrique et géométrique des matrices, des amplificateurs d'entrée, de sortie et d'interface, améliore les performances des PLA tout en gardant leur structure optimisée. Cet ensemble de propositions est la base du système PAOLA, outil de conception assistée testé sur des circuits de complexité d'environ 10 k avec un temps de traitement d'environ 7 minutes pour une réduction de surface de 50%.