La Simulation Comparative et Concurrente (SCC) permet d'effectuer plusieurs simulations d'un système en une seule<br />exécution. Une des premières applications de la SCC a été la Simulation de Fautes Concurrente (SFC) permettant la simu-<br />lation de fautes au sein des systèmes digitaux décrits au niveau portes logiques. De nos jours, les concepteurs de circuits<br />évitent de travailler sur ces modèles logiques et préfèrent utiliser des descriptions plus abstraites basées sur des langages<br />de description de matériel comme le VHDL (Very high speed integrated circuits Hardware Description Language). Ces<br />langages permettent de modéliser et de simuler le comportement des circuits digitaux mais ils ne sont pas appropriés pour<br />la simulation concurrente des comportements fautifs ou fautes. Les barrières au développement d'un simulateur concurrent<br />de fautes comportementales sont le manque de modèles de fautes réalistes et la difficulté à mettre en œuvre les algorithmes<br />concurrents au sein d'un noyau de simulation.<br /> Pour répondre à cette problématique, nous proposons le formalisme BFS-DEVS (Behavioral Fault Simulator for Discrete<br />EVent system Specification). Ce formalisme permet de modéliser et de simuler les fautes comportementales sur des systèmes<br />à événements discrets comme les circuits digitaux décrits en VHDL. Il dérive du formalisme DEVS (Discrete EVent system<br />Specification) introduit par le professeur B.P. Zeigler à la fin des années 70. Le noyau de simulation BFS-DEVS intègre les<br />algorithmes concurrents de la SFC et il s'appuie sur une technique de propagation de listes de fautes au sein des modèles du<br />système. Cette technique améliore la rapidité du processus de simulation car elle permet la détection simultanée de plusieurs<br />fautes et simplifie également l'observabilité des résultats en fin de simulation.