Les circuits VLSI (”Very Large Scale Integration”) et ULSI (”Ultra Large Scale Integration”) occupent une grande place dans le monde des semi-conducteurs. Leur complexi?cation croissante est due à la demande de plus en plus fortes des grands domaines d’application, de la micro-informatique au spatial. Cependant, la complexité engendre de nombreux défauts que l’on doit prévoir ou détecter et analyser de manière à ne pas les voir se multiplier. De nombreuses techniques d’analyse de défaillance ont été développées et sont toujours largement utilisées dans les laboratoires. Cependant, nous nous sommes attachés à intégrer une nouvelle approche au processus de défaillance : la simulation de fautes dans les circuits VLSI et ULSI de technologie CMOS. Ce type d’approche permet d’aborder une analyse plus rapidement plus facilement, mais joue également un rôle prédictif de défaut dans les structures de transistors MOS. / VLSI (”Very Large Scale Integration”) et ULSI (”Ultra Large Scale Integration”) take the most important place in semi-conductor domain. Their complexi?cation is growing and is due to the bigger and bigger request from the manufacturers such as automotive domain or space application. However, this complexicity generates a lot of defects inside the components. We need to predict or to detect and analyze these defects in order to stop these phenomena. Lot of failure analyzis techniques were developped inside the laboratories and are still used. Nevertheless, we developped a new approach for failure analysis process : the faults simulation for CMOS integrated circuits. This particular kind of approach allows us to reach the analysis in more e?ective and easier way than usual. But the simulations play a predictive role for structures of MOS transistors.

Les actions de recherche présentées entre dans le cadre de l'axe " Modélisation et conception des Systèmes " du laboratoire UMR CNRS 6134. Action " DEVS Concurrent " Ce travail a permis de définir le formalisme BFSDEVS (Behavioral Fault Simulator for Discrete EVent system Specification). Ce formalisme permet de modéliser et de simuler les fautes comportementales sur des systèmes à événements discrets. Il dérive du formalisme DEVS (Discrete EVent system Specification) introduit par le professeur B.P. Zeigler à la fin des années 70. Le noyau de simulation BFSDEVS intègre les algorithmes concurrents de la Simulation Comparative Concurrente qui permettent donc d'accélérer le processus de simulation. Action " Test de Circuits " Le test de circuits à haut niveau d'abstraction et plus particulièrement la simulation de fautes a permis de valider notre formalisme BFSDEVS. En effet, l'utilisation de BFSDEVS pour modéliser des descriptions VHDL (Very high speed integrated circuits Hardware Description Language) couplée à une technique de propagation de listes de fautes on permis d'obtenir un simulateur de fautes. Action " Détection de pannes dans les systèmes électrique " Une autre application que nous développons concerne la détection de pannes dans les circuits électriques au sein de systèmes d'énergie renouvelable. Action " Modélisation Informatique pour les Sciences Humaines et Sociales " Enfin, des recherches sont menées au sein du projet " Identité et Cultures " de l'Université de Corse. Ils concernent : * la multi représentation de données dans les Systèmes d'Informations Géographiques. * l'analyse et la synthèse de voix pour l'apprentissage des chants polyphoniques corses.

La Simulation Comparative et Concurrente (SCC) permet d'effectuer plusieurs simulations d'un système en une seule<br />exécution. Une des premières applications de la SCC a été la Simulation de Fautes Concurrente (SFC) permettant la simu-<br />lation de fautes au sein des systèmes digitaux décrits au niveau portes logiques. De nos jours, les concepteurs de circuits<br />évitent de travailler sur ces modèles logiques et préfèrent utiliser des descriptions plus abstraites basées sur des langages<br />de description de matériel comme le VHDL (Very high speed integrated circuits Hardware Description Language). Ces<br />langages permettent de modéliser et de simuler le comportement des circuits digitaux mais ils ne sont pas appropriés pour<br />la simulation concurrente des comportements fautifs ou fautes. Les barrières au développement d'un simulateur concurrent<br />de fautes comportementales sont le manque de modèles de fautes réalistes et la difficulté à mettre en œuvre les algorithmes<br />concurrents au sein d'un noyau de simulation.<br /> Pour répondre à cette problématique, nous proposons le formalisme BFS-DEVS (Behavioral Fault Simulator for Discrete<br />EVent system Specification). Ce formalisme permet de modéliser et de simuler les fautes comportementales sur des systèmes<br />à événements discrets comme les circuits digitaux décrits en VHDL. Il dérive du formalisme DEVS (Discrete EVent system<br />Specification) introduit par le professeur B.P. Zeigler à la fin des années 70. Le noyau de simulation BFS-DEVS intègre les<br />algorithmes concurrents de la SFC et il s'appuie sur une technique de propagation de listes de fautes au sein des modèles du<br />système. Cette technique améliore la rapidité du processus de simulation car elle permet la détection simultanée de plusieurs<br />fautes et simplifie également l'observabilité des résultats en fin de simulation.

La complexité croissante des puces microélectroniques pose de très importants problèmes de test, avec des coûts en forte augmentation dus principalement à l'utilisation d'équipements de test très sophistiqués et à des temps de test trop long. Ceci est particulièrement vrai dans le cas des puces mixtes, intégrant simultanément des parties numériques ainsi que des parties analogiques, mixtes ou RF. De nombreuses recherches sont en cours dans le domaine du test de circuits mixtes. Ces recherches concernent des techniques permettant l'optimisation du test lors de la production ou lors de l'utilisation des puces dans leur application finale (test en ligne ou hors ligne). Certaines de ces techniques permettent d'ajouter des circuits additionnels dans la puce pour faciliter le test (conception en vue du test) et même réaliser un auto-test. Cependant, elles doivent être évaluées lors de la conception afin d'estimer la qualité des tests proposés et évaluer les avantages économiques obtenus. Ceci nécessite l'utilisation d'outils de CAO orientés au test (CAT) qui se font rares et généralement non commercialisés en raison de leur nature académique, ce qui limite leur application, ainsi, leur utilisation. Dans le cadre de cette thèse, nous avons développé une plateforme de CAT permettant de valider les techniques de test analogique, incluant des outils de modélisation, d'injection et de simulation de fautes ainsi que des outils de génération et d'optimisation de vecteurs de test analogiques. Une nouvelle méthode statistique a été proposée afin d'évaluer la qualité d'une technique de test lors de la phase design. Cette technique permet de fixer les limites des critères de test considérés. Ensuite, les différentes métriques de test (telles que la Couverture de fautes, le Taux de défauts ou la Perte de Rendement) sont évaluées sous la présence de fautes paramétriques ou catastrophiques. Des tests spécifiques à la détection de fautes peuvent être ajoutés pour augmenter la Couverture de fautes. Cette plateforme de CAT est intégrée dans l'environnement de conception microélectronique Cadence.