Dans le domaine du calcul générique, les circuits FPGA sont très attrayants pour leur performance et leur faible consommation. Cependant, leur présence reste marginale, notamment à cause des limitations des logiciels de développement actuels. En effet, ces limitations obligent les utilisateurs à bien maîtriser de nombreux concepts techniques. Ils obligent à diriger manuellement les processus de synthèse, de façon à obtenir une solution à la fois rapide et conforme aux contraintes des cibles matérielles visées.Une nouvelle méthodologie de génération basée sur la synthèse d'architecture est proposée afin de repousser ces limites. L'exploration des solutions consiste en l'application de transformations itératives à un circuit initial, ce qui accroît progressivement sa rapidité et sa consommation en ressources. La rapidité de ce processus, ainsi que sa convergence sous contraintes de ressources, sont ainsi garanties. L'exploration est également guidée vers les solutions les plus pertinentes grâce à la détection, dans les applications à synthétiser, des sections les plus critiques pour le contexte d'utilisation réel. Cette information peut être affinée à travers un scénario d'exécution transmis par l'utilisateur.Un logiciel démonstrateur pour cette méthodologie, AUGH, est construit. Des expérimentations sont menées sur plusieurs applications reconnues dans le domaine de la synthèse d'architecture. De tailles très différentes, ces applications confirment la pertinence de la méthodologie proposée pour la génération rapide et autonome d'accélérateurs matériels complexes, sous des contraintes de ressources strictes. La méthodologie proposée est très proche du processus de compilation pour les microprocesseurs, ce qui permet son utilisation même par des utilisateurs non spécialistes de la conception de circuits numériques. Ces travaux constituent donc une avancée significative pour une plus large adoption des FPGA comme accélérateurs matériels génériques, afin de rendre les machines de calcul simultanément plus rapides et plus économes en énergie. / In the field of high-performance computing, FPGA circuits are very attractive for their performance and low consumption. However, their presence is still marginal, mainly because of the limitations of current development tools. These limitations force the user to have expert knowledge about numerous technical concepts. They also have to manually control the synthesis processes in order to obtain solutions both fast and that fulfill the hardware constraints of the targeted platforms.A novel generation methodology based on high-level synthesis is proposed in order to push these limits back. The design space exploration consists in the iterative application of transformations to an initial circuit, which progressively increases its rapidity and its resource consumption. The rapidity of this process, along with its convergence under resource constraints, are thus guaranteed. The exploration is also guided towards the most pertinent solutions thanks to the detection of the most critical sections of the applications to synthesize, for the targeted execution context. This information can be refined with an execution scenarion specified by the user.A demonstration tool for this methodology, AUGH, has been built. Experiments have been conducted with several applications known in the field of high-level synthesis. Of very differen sizes, these applications confirm the pertinence of the proposed methodology for fast and automatic generation of complex hardware accelerators, under strict resource constraints. The proposed methodology is very close to the compilation process for microprocessors, which enable it to be used even by users non experts about digital circuit design. These works constitute a significant progress for a broader adoption of FPGA as general-purpose hardware accelerators, in order to make computing machines both faster and more energy-saving.

Ce travail de thèse porte sur la conception de l'interconnexion entre les nombreux composants IP (Intellectual Property) d'un système électronique sur puce (SoC pour System on Chip).<br />Notre étude repose sur une solution émergente qui est celle des réseaux sur puce (NoC pour Network-on-chip), celle-ci est inspirée des réseaux de communication entre ordinateurs.<br />Un NoC offre de nombreuses possibilités et un large espace de conception. La maîtrise des choix des paramètres d'un NoC vis à vis des contraintes d'une application n'est pas triviale et nécessite de la méthode.<br />Cette thèse propose un flot de conception afin de déterminer ces paramètres automatiquement.<br />Le problème de l'horloge dans les circuits de grande taille, ainsi que l'aspect sécurité sont également traités.<br />Ce travail a conduit au développement de l'outil µSpider, qui est un environnement de conception composé d'outils de décisions et d'un générateur de code (VHDL synthétisable).<br />Ce travail a été validé avec des applications dans les domaines du traitement du signal, de l'image et des télécommunications.

Le domaine de l'electronique embarquee est une dimension essentielle des technologies de<br />l'information et de la communication. Le terme systemes enfouis désigne son intégration sous<br />forme de composants d'un système plus complexe issus des domaines de l'avionique, de l'automobile,<br />des objets mobiles communiquants, du multimedia etc. Leur realisation sous la forme<br />de systemes sur silicium (SOC) souligne la complexite et l'heterogeneité qui les caractérisent<br />desormais. La maitrise de la conception des SOC représente un enjeu économique majeur a la<br />hauteur de la place qu'ils occupent dans tous les secteurs d'activites (industriel, loisirs, domestique).<br />Les outils et méthodes pour la conception de SOC constituent un domaine de recherche<br />multi-formes dont le but global est de concevoir rapidement des systemes qui soient fiables,<br />performants et efficaces d'un point de vue energétique.<br />Ce document est une synthese de mes recherches effectues dans le domaine général des<br />outils et methodes de conception de SOC. Plus précisément, les travaux detailles ici traitent des<br />differents aspects d'un domaine unique a savoir l'exploration de l'espace de conception des SOC<br />eventuellement reconfigurables. Ces travaux de recherche s'articulent principalement autour de<br />six projets menes depuis la these de doctorat. Il s'agit de l'exploration de la hierarchie memoire,<br />du projet Design Trotter pour l'exploration des solutions architecturales de la specification<br />algorithmique jusqu'au niveau tache au sens temps réel. Dans le domaine de la gestion des<br />entrees/sortie les projets presentes traitent d'un exemple d'interface reseau / flux multimédia<br />et d'un environnement μSpider de synthese et de dimensionnement de Network On Chip. Enfin,<br />le document présente le projet en cours dans le domaine des architectures auto-reconfigurables.