Cette thèse concerne l'analyse de défaillances de circuits VLSI et plus particulièrement la localisation automatique de défauts sur des circuits a structure non connue a l'aide d'un testeur par faisceau d'électrons. La première partie décrit le problème du point de vue de l'analyste et conclut sur la nécessité de l'emploi des techniques de test sans contact et plus particulièrement du testeur par faisceau d'électrons. La seconde partie décrit la methode employée pour localiser une défaillance au sein d'un circuit intégré, fondée sur la comparaison de l'image en contraste de potentiel du circuit défaillant avec l'image d'un circuit identique réputé bon. Les problèmes lies a l'automatisation complète de la phase de comparaison sont ensuite détaillés et des solutions sont apportées. Les algorithmes de traitement des images sont décrits en détail; certains ayant été spécialement développés pour la nature spécifique des images de circuits intégrés (binarisation et corrélation par recherche des coins). La troisième partie décrit les deux phases expérimentales effectuées sur deux équipements différents et permet de montrer la faisabilité de la methode de comparaison et surtout la fiabilité du processus automatique. La dernière partie conclut par la nécessité de développer les applications informatisées autour de l'outil testeur par faisceau d'électrons

Cette thèse propose quelques solutions au problème du développement de la contrôlabilité par faisceaux d'électrons. La première partie de ce travail passe en revue les phénomènes lies aux faisceaux d'électrons ainsi que les possibilités offertes par les faisceaux de photons. La seconde partie traite plus particulièrement du phénomène Ebic. Son étude théorique et expérimentale dans le cas d'une jonction Planar pn amène à la conclusion que la contrôlabilité requiert des énergies de faisceaux très supérieures à celles de l'observation, exigence qui induit d'importantes perturbations du faisceau. Ces dernières sont analyséss et quelques solutions proposées pour les reduire. La seconde conclusion de l'Ebic est que le faisceau ne permettra pas le contrôle du circuit dans une amplification du courant induit. La dernière partie de ce travail décrit des méthodes de conception de dispositifs MOS capables de contrôler un circuit lorsqu'ils sont actives par un faisceau. Ces méthodes sont basées sur l'assemblage de divers éléments tels que des charges ou des amplificateurs. Ces éléments sont étudiés séparément et leurs règles d'assemblage assurent la compatibilité des niveaux électriques pour une technologie donnée. Leurs essais sont rapportes en fin de travail

Aujourd'hui le test de fabrication de circuits intégrés au niveau wafer s'appuie sur une technologie par contact entre l'équipement de test et les circuits à tester. Cette méthode souffre de plusieurs limitations telles que l'endommagement des plots de contact lorsque plusieurs tests sont necessaires en cours de fabrication du système. Pour pallier ces limitations, nous avons exploré une alternative de test basée sur communication sans fil. Pour cela une interface de test a été développée, cette interface doit être intégrée au sein de chaque dispositif à tester. Cette solution innovante entièrement développée au cours de ma thèse permet d'une part au testeur de diffuser simultanément les données de test vers tous les dispositifs du wafer, et d'autre part à chaque dispositif de retourner ses réponses vers le testeur. Cette interface a été développée pour permettre le test d'un dispositif en cours de fabrication (tous les éléments composant le système ne sont pas présent), et optimiser le temps de test de l'ensemble d'un wafer. Plusieurs campagnes de test sur des dispositifs réels nous ont permis de valider une solution au problème de l'alimentation des dispositifs sur le wafer. Cette solution s'appuie sur une distribution des alimentations par des rails insérées sur les lignes de découpage du wafer. Enfin, un prototype de notre interface de test sans fil a été réalisé sur une plateforme reconfigurable et nous a permis de valider son fonctionnement en testant un circuit du commerce.