Projeto baseado em células-padrão é a abordagem mais aplicada no mercado de ASIC atualmente. Essa abordagem de projeto consiste no reuso de bibliotecas de células pré-customizadas para gerar sistemas digitais mais complexos. Portanto a eficiência de um projeto ASIC está relacionado com a biblioteca em uso. A utilização de portas lógicas CMOS geradas automaticamente no fluxo de projeto de circuito integrado baseado em células-padrão representa uma perspectiva atraente para melhorar a qualidade de projeto ASIC. Essas células geradas por software são os elementos-chave dessa nova abordagem de mapeamento tecnológico livre de biblioteca, já proposto na literatura e agora adotado pela indústria. O mapeamento tecnológico livre de biblioteca, baseado na criação de células sob demanda, por software, gera flexibilidade aos projetistas de circuitos integrados, fornecendo ajuste otimizado em aplicações específicas. Contudo, tal abordagem representa um fluxo de projeto de circuito integrado baseado em células lógicas criadas sob demanda por software, as quais não são previamente validadas em silício até que o ASIC alvo seja prototipado. Neste trabalho, um circuito de teste específico é proposto para validar a funcionalidade completa de um conjunto de células lógicas, bem como verificar comportamentos de atraso e consumo, os quais podem ser correlacionados com as estimativas de atraso e consumo do projeto, a fim de validar os dados das células gerados pela caracterização elétrica. A arquitetura proposta para o circuito de teste é composta por blocos combinacionais que garantem a completa verificação lógica de cada célula da biblioteca. A estrutura básica do circuito de teste é ligeiramente modificada para permitir diferentes modos de operação que permitem avaliação de diferentes dados utilizando simulações elétricas SPICE. Visto que o circuito de teste gera pequeno acréscimo de silício ao projeto final, ele pode ser implementado junto com o ASIC alvo, atuando como um ‘circuito de certificação de biblioteca’. / Cell-based design is the most applied approach in the ASIC market today. This design approach implies re-using pre-customized cell libraries to build more complex digital systems. Therefore the ASIC design efficiency turns to be bounded by the library in use. The use of automatically generated CMOS logic gates in standard cell IC design flow represents an attractive perspective for ASIC design quality improvement. These soft IPs (logic cells generated by software) are the key elements for the novelty libraryfree technology mapping, already proposed in literature and now being adopted by the industry. Library-free technology mapping approach, based on the on-the-fly creation of cells, by software, can provide flexibility to IC designers providing an optimized fit in a particular application. However, such approach represents an IC design flow based on logic cells created on-the-fly by software which have not been previously validated in silicon yet, until the target ASIC is prototyped. In this work, a specific test circuit (testbench) is proposed to validate the full functionality of a set of logic cells, as well as to verify timing and power consumption behaviors, which can be correlated with design timing and power estimations in order to validate the cell data provided by electrical characterization. The proposed architecture for the test circuit is composed by combinational blocks that ensure full logic verification of every library cell. The basic architecture of the test circuit is slightly modified to allow different operating modes which provide distinct data evaluation using SPICE electrical simulations. Since this test circuit brings little silicon overhead to the final design, it can be implemented together with the target ASIC acting as a ‘library certification circuit’.

Projeto baseado em células-padrão é a abordagem mais aplicada no mercado de ASIC atualmente. Essa abordagem de projeto consiste no reuso de bibliotecas de células pré-customizadas para gerar sistemas digitais mais complexos. Portanto a eficiência de um projeto ASIC está relacionado com a biblioteca em uso. A utilização de portas lógicas CMOS geradas automaticamente no fluxo de projeto de circuito integrado baseado em células-padrão representa uma perspectiva atraente para melhorar a qualidade de projeto ASIC. Essas células geradas por software são os elementos-chave dessa nova abordagem de mapeamento tecnológico livre de biblioteca, já proposto na literatura e agora adotado pela indústria. O mapeamento tecnológico livre de biblioteca, baseado na criação de células sob demanda, por software, gera flexibilidade aos projetistas de circuitos integrados, fornecendo ajuste otimizado em aplicações específicas. Contudo, tal abordagem representa um fluxo de projeto de circuito integrado baseado em células lógicas criadas sob demanda por software, as quais não são previamente validadas em silício até que o ASIC alvo seja prototipado. Neste trabalho, um circuito de teste específico é proposto para validar a funcionalidade completa de um conjunto de células lógicas, bem como verificar comportamentos de atraso e consumo, os quais podem ser correlacionados com as estimativas de atraso e consumo do projeto, a fim de validar os dados das células gerados pela caracterização elétrica. A arquitetura proposta para o circuito de teste é composta por blocos combinacionais que garantem a completa verificação lógica de cada célula da biblioteca. A estrutura básica do circuito de teste é ligeiramente modificada para permitir diferentes modos de operação que permitem avaliação de diferentes dados utilizando simulações elétricas SPICE. Visto que o circuito de teste gera pequeno acréscimo de silício ao projeto final, ele pode ser implementado junto com o ASIC alvo, atuando como um ‘circuito de certificação de biblioteca’. / Cell-based design is the most applied approach in the ASIC market today. This design approach implies re-using pre-customized cell libraries to build more complex digital systems. Therefore the ASIC design efficiency turns to be bounded by the library in use. The use of automatically generated CMOS logic gates in standard cell IC design flow represents an attractive perspective for ASIC design quality improvement. These soft IPs (logic cells generated by software) are the key elements for the novelty libraryfree technology mapping, already proposed in literature and now being adopted by the industry. Library-free technology mapping approach, based on the on-the-fly creation of cells, by software, can provide flexibility to IC designers providing an optimized fit in a particular application. However, such approach represents an IC design flow based on logic cells created on-the-fly by software which have not been previously validated in silicon yet, until the target ASIC is prototyped. In this work, a specific test circuit (testbench) is proposed to validate the full functionality of a set of logic cells, as well as to verify timing and power consumption behaviors, which can be correlated with design timing and power estimations in order to validate the cell data provided by electrical characterization. The proposed architecture for the test circuit is composed by combinational blocks that ensure full logic verification of every library cell. The basic architecture of the test circuit is slightly modified to allow different operating modes which provide distinct data evaluation using SPICE electrical simulations. Since this test circuit brings little silicon overhead to the final design, it can be implemented together with the target ASIC acting as a ‘library certification circuit’.

Projeto baseado em células-padrão é a abordagem mais aplicada no mercado de ASIC atualmente. Essa abordagem de projeto consiste no reuso de bibliotecas de células pré-customizadas para gerar sistemas digitais mais complexos. Portanto a eficiência de um projeto ASIC está relacionado com a biblioteca em uso. A utilização de portas lógicas CMOS geradas automaticamente no fluxo de projeto de circuito integrado baseado em células-padrão representa uma perspectiva atraente para melhorar a qualidade de projeto ASIC. Essas células geradas por software são os elementos-chave dessa nova abordagem de mapeamento tecnológico livre de biblioteca, já proposto na literatura e agora adotado pela indústria. O mapeamento tecnológico livre de biblioteca, baseado na criação de células sob demanda, por software, gera flexibilidade aos projetistas de circuitos integrados, fornecendo ajuste otimizado em aplicações específicas. Contudo, tal abordagem representa um fluxo de projeto de circuito integrado baseado em células lógicas criadas sob demanda por software, as quais não são previamente validadas em silício até que o ASIC alvo seja prototipado. Neste trabalho, um circuito de teste específico é proposto para validar a funcionalidade completa de um conjunto de células lógicas, bem como verificar comportamentos de atraso e consumo, os quais podem ser correlacionados com as estimativas de atraso e consumo do projeto, a fim de validar os dados das células gerados pela caracterização elétrica. A arquitetura proposta para o circuito de teste é composta por blocos combinacionais que garantem a completa verificação lógica de cada célula da biblioteca. A estrutura básica do circuito de teste é ligeiramente modificada para permitir diferentes modos de operação que permitem avaliação de diferentes dados utilizando simulações elétricas SPICE. Visto que o circuito de teste gera pequeno acréscimo de silício ao projeto final, ele pode ser implementado junto com o ASIC alvo, atuando como um ‘circuito de certificação de biblioteca’. / Cell-based design is the most applied approach in the ASIC market today. This design approach implies re-using pre-customized cell libraries to build more complex digital systems. Therefore the ASIC design efficiency turns to be bounded by the library in use. The use of automatically generated CMOS logic gates in standard cell IC design flow represents an attractive perspective for ASIC design quality improvement. These soft IPs (logic cells generated by software) are the key elements for the novelty libraryfree technology mapping, already proposed in literature and now being adopted by the industry. Library-free technology mapping approach, based on the on-the-fly creation of cells, by software, can provide flexibility to IC designers providing an optimized fit in a particular application. However, such approach represents an IC design flow based on logic cells created on-the-fly by software which have not been previously validated in silicon yet, until the target ASIC is prototyped. In this work, a specific test circuit (testbench) is proposed to validate the full functionality of a set of logic cells, as well as to verify timing and power consumption behaviors, which can be correlated with design timing and power estimations in order to validate the cell data provided by electrical characterization. The proposed architecture for the test circuit is composed by combinational blocks that ensure full logic verification of every library cell. The basic architecture of the test circuit is slightly modified to allow different operating modes which provide distinct data evaluation using SPICE electrical simulations. Since this test circuit brings little silicon overhead to the final design, it can be implemented together with the target ASIC acting as a ‘library certification circuit’.

An IGBT/diode model with more accurate characteristics than simple switchis required to serve for EMC issues from converter valve. The purpose of thismaster thesis is to develop an IGBT and diode model to achieve both accuratetransient behavior and fast simulation time during single pulse switchingtest circuit for the 4:5 kV and 2:0 kA StakPakTM IGBT module. A gate unitwhich resembles the ABB gate unit is implemented to obtain a good agreementbetween simulation and measurement. For demonstration and verication, theIGBT/diode model is applied in a simplied arm simulation of full scale ABBGeneration 4 HVDC-VSC converter station and capable of a half cell consistingof 8 series-connected IGBTs and their anti-paralleled diodes. The arm simulationresults are analyzed further for converter station EMC studies.Convergence issue is the most important problem in the whole process of modelimplementation and application. To guarantee the convergence in simulationsome characteristics such as the tail voltage at the end of turn-o is disregarded.But overall, the model is validated and adopted successfully. / En IGBT-/diodmodell med mer exakta egenskaper an en enkel switch kravs foratt hantera EMC-problem fran omvandlarventilen. Syftet med denna magisteruppsatsar att utveckla en IGBT- och diodmodell for att uppna bade noggrantovergaende beteende och snabb simuleringstid under enkelpulsomkopplingstestkretsfor 4,5 kV och 2,0 kA-StakPak IGBT-modulen. En grindenhetsom liknar ABB-grindenheten implementeras for att fa god overensstammelsemellan simulering och matning. For demonstration och veriering, tillampasIGBT-/diodmodellen i en forenklad armsimulering av en fullskalig ABB Generation4 HVDC-VSC-omvandlarstation och med kapacitet for en halvcell bestaendeav 8 seriekopplade IGBT och deras anti-parallellkopplade dioder. Resultatenfran armsimuleringen analyseras vidare for EMC-studier av omvandlarstationen.Konvergensfragan ar det viktigaste problemet i hela processen for modellimplementeringoch -tillampning. For att garantera konvergensen i simulering ignorerasvissa egenskaper sasom svansspanningen vid slutet av avstangning. Mentotalt sett, valideras och antas modellen framgangsrikt.

The purpose of this master thesis was to create a model of an IGBT in a single pulse test circuit and connect this model to a model of a Gate Unit. The IGBT model and the single pulse test circuit were both implemented in MATLAB and the Gate Unit was implemented in Simulink. The purpose of this model was to test the actions of the gate unit, so that the initial tuning could be done before going to the lab. Since no tests were performed in the lab, it was not possible to see how much of the testing that could have been done by simulations. However, the actions of the IGBT model much resembled the actions of the real component, even though some drawbacks were clear, such as the lack of tail current and tail voltage. These comparisons could be made between simulated characteristics and recordings from a previous test with the same component.

This work was carried out aiming the study of the corrosion effect by the water produced, which is associate to the production of oil, mainly in wells in mature fields, such as the UN-SEAL. It is noteworthy that this water is known in the petroleum industry as water produced. The sample of produced water used was of the production field of Siririzinho I on-shore in Sergipe, which showed in its physicalchemical analysis, high levels of salinity among other compounds, which makes it an extremely aggressive corrosion for materials used in the petroleum industry. In this research the materials used in this work were the carbon steel ASTM A283 Gr C, the stainless steel ASTM A240 type 316L with and without coating of hard chrome and the duplex stainless steel ASTM A890 Gr 1B. The sample used had chemical compositions issued by manufacturers according to ASTM, in addition, microhardness tests and metallographic tests with the use of optical microscopy were used to characterize these materials. For the study of effect of the water produced attack in the materials, was designed and built a test circuit, which allowed the insertion of samples for monitoring and data collected of mass and thickness parameters , and the monitoring visual corrosion during the test. The samples were machined in two geometric shapes (rectangular plate and disk) to enable and facilitate the testing of weight and thickness measurement by applying the ultrasound technique and of the depth measurement. From the collected data was possible to calculate by established criteria using the standard NACE RP 0775, the rate of uniform corrosion by mass loss and by its development the rate of corrosion by thickness loss, that is the same form used for the calculation of corrosion rate by pit in agreement with the standard Petrobras N- 2364. By comparing the corrosion rates obtained in the study, can better evaluate the possible perspectives of application of the materials in contact with the corrosive fluid. / Este trabalho foi desenvolvido objetivando o estudo do efeito da corrosão por meio da água que está associada à produção do petróleo, principalmente em poços de campos maduros, como é o caso da UN-SEAL. Ressalta-se que esta água é conhecida na indústria do petróleo como água produzida. A amostra da água produzida utilizada foi a do campo de produção de Siririzinho I do ativo de produção de Sergipe Terra que apresentou em sua análise físico-química, altos teores de salinidade dentre outros compostos que a torna um meio extremamente agressivo à corrosão para os materiais utilizados na indústria do petróleo. Nesta pesquisa os materiais estudados foram os aços: carbono ASTM A283 Gr. C, o inox ASTM A240 tipo 316L sem e com revestimento de cromo duro e o inox duplex ASTM A890 Gr. 1B. As amostras utilizadas possuíam suas composições químicas emitidas pelos fabricantes de acordo com a norma ASTM, além disto, ensaios de microdureza e ensaios metalográficos com o uso da microscopia óptica foram utilizados na caracterização destes materiais. Para o estudo do efeito do ataque da água produzida nos materiais, foi projetado e construído um circuito de teste, o qual permitiu a inserção de corpos de prova para monitoramento e coleta de dados dos parâmetros de massa e de espessura, além do acompanhamento visual da corrosão ao longo do teste. Os corpos de prova foram usinados em duas formas geométricas (disco e placa retangular) de modo a permitir e facilitar a realização dos ensaios de medição de massa, medição de espessura através do ultra-som e da medição de profundidade. De posse dos dados coletados foi possível calcular através de critérios estabelecidos pela norma NACE RP 0775, a taxa de corrosão uniforme por perda de massa e por seu desenvolvimento a taxa de corrosão por perda de espessura, que é a mesma forma utilizada para o cálculo da taxa de corrosão por pites segundo a norma Petrobras N-2364. Através das taxas de corrosão obtidas no estudo, pode-se avaliar quais as possíveis perspectivas de aplicação dos materiais em contato com o fluido corrosivo.