Existe um consenso de que os transistores CMOS irão em breve ultrapassar a barreira nanométrica, permitindo a inclusão de um enorme número desses componentes em uma simples pastilha de silício, mais ainda do que a grande densidade de integração vista atualmente. Entretanto, também tem sido afirmado que este desenvolvimento da tecnologia trará juntamente conseqüências indesejáveis em termos de confiabilidade. Neste trabalho, três aspectos da evolução tecnológica serão enfatizados: redução do tamanho dos transistores, aumento da freqüência de relógio e variabilidade de componentes analógicos. O primeiro aspecto diz respeito à ocorrência de Single Event Upsets (SEU), uma vez que a carga armazenada nos nós dos circuitos é cada vez menor, tornando o circuito mais suscetível a esses tipos de eventos, principalmente devido à incidência de radiação. O segundo aspecto é também relacionado ao choque de partículas radioativas no circuito. Neste caso, dado que o período de relógio tem se tornado menor, os Single Event Transients (SET) podem ser capturados por um latch, e interpretado como uma inversão de estado em um determinado bit. Finalmente, o terceiro aspecto lida com a variabilidade de componentes analógicos, a qual tende a aumentar a distância entre o projeto e o teste analógico e o digital. Pensando nesses três problemas, foram propostas três diferentes soluções para lidar com eles. Para o problema do SEU, um novo paradigma foi proposto: ao invés do uso de redundância de hardware ou software, um esquema de redundância de sinal foi proposto através de uso de sinais modulados em sigma-delta. No caso do SET, foi proposta uma solução para o esquema de Triple Modular Redundancy (TMR), onde o votador digital é substituído por um analógico, reduzindo assim as chances de ocorrência de SET. Para concluir, para a variabilidade de componentes analógicos, foi proposto um filtro de sinal misto no qual os componentes analógicos críticos são substituídos por partes digitais, permitindo um esquema de teste completamente digital, uma fácil substituição de partes defeituosas e um aumento de produtividade. / It has been a consensus that CMOS transistor gate length will soon overcome the nanometric barrier, allowing the inclusion of a huge number of these devices on a single die, even more than the enormous integration density shown these days. Nevertheless, it has also been claimed that this technology development will bring undesirable consequences as well, for what regards reliability. In this work, three aspects of technology evolution will be emphasized: transistor size shrinking, clock frequency increase and analog components variability. The first aspect concerns the occurrence of Single Event Upsets (SEU), since the charge stored in the circuit nodes becomes ever smaller, making the circuit more susceptible to this kind of events, mainly due to radiation incidence. The second aspect is also related to the hit of radiation particles in the circuit. In this case, since clock period becomes smaller, Single Event Transients (SET) may cross the entire circuit and can possibly be latched and interpreted as a state inversion of a certain bit. Finally, the third aspect deals with the analog components variability, which tends to increase the gap between the analog and digital design and test. Thinking about these three problems, we have proposed three different solutions to deal with them. To the SEU problem, a new paradigm has been proposed: instead of hardware or software redundancy, a signal redundancy approach has been proposed through the use of sigma-delta modulated signals. In the SET case, we have proposed a solution for the Triple Modular Redundancy (TMR) approach, where the digital voter is substituted by an analog one, thus reducing the chances of SET occurrence. To conclude, for the analog components variability, we have proposed a mixed-signal filter solution where critical analog components are substituted by digital parts, allowing a complete digital test approach, an easy faulty parts replacement and yield increase.

Submitted by Diogo Barreiros (diogo.barreiros@ufba.br) on 2017-02-17T15:47:51Z No. of bitstreams: 1 talmai_23112007.pdf: 2014669 bytes, checksum: 74c88ceb923d4de499edf32135110c6f (MD5) / Approved for entry into archive by Vanessa Reis (vanessa.jamile@ufba.br) on 2017-02-21T10:54:44Z (GMT) No. of bitstreams: 1 talmai_23112007.pdf: 2014669 bytes, checksum: 74c88ceb923d4de499edf32135110c6f (MD5) / Made available in DSpace on 2017-02-21T10:54:44Z (GMT). No. of bitstreams: 1 talmai_23112007.pdf: 2014669 bytes, checksum: 74c88ceb923d4de499edf32135110c6f (MD5) / Uma rede móvel ad-hoc (MANET) é formada por um grupo de dispositivos móveis (também conhecidos como nós) que podem se comunicar diretamente apenas com os nós restritos a área delimitada pelos seus rádio transmissores. Este tipo de rede está impulsionando aplicações inovadoras que combinam a computação móvel, a comunicação sem fio, além de sensores e atuadores especializados. / O processo pelo qual um n´o envia uma mensagem para todos os outros n´os da rede ´e conhecida como difus˜ao (broadcasting). Esta ´e uma primitiva de comunica¸c˜ao fundamental devido `a sua utiliza¸c˜ao na coleta de informa¸c˜oes da rede, no suporte aos algoritmos de endere¸camento e no apoio aos protocolos de roteamento. N˜ao obstante a sua importˆancia em redes MANETs, pouca aten¸c˜ao tem sido dedicada `a satisfa¸c˜ao de requisitos de confiabilidade. Tais requisitos buscam garantir a entrega segura e correta de mensagens enviadas atrav´es desta primitiva. Este trabalho estuda o problema de difus˜ao em redes MANETs. Diversos protocolos foram propostos para esta primitiva e muitos deles suportam bem a mobilidade dos n´os e os problemas de colis˜ao e congestionamento da rede. De fato, pode-se considerar que todos eles s˜ao tolerantes a falhas do tipo fail-stop. Entretanto, quando cen´arios de execu¸c˜ao mais realistas s˜ao considerados, outra classe de falhas – as de omiss˜ao – podem ocorrer. Estas, modelam melhor falhas transientes que incorrem durante a comunica¸c˜ao. Desta forma, neste trabalho, avaliamos o desempenho dos protocolos atrav´es de experimentos de simula¸c˜ao num cen´ario de falhas mais realista, caracterizado por omiss˜ao. Em conclus˜ao, mostramos que boa parte dos protocolos existentes exibem uma queda significativa nas suas taxas de entrega quando colocados nesse cen´ario. Como resultado direto dos estudos conduzidos, um novo mecanismo ´e proposto capaz de aumentar a confiabilidade de protocolos de difus˜ao atrav´es da identifica¸c˜ao dos melhores vizinhos para comunica¸c˜ao. Este mecanismo, al´em de suportar crescimento em escala da rede, ´e capaz de garantir boas taxas de entrega com tempos relativamente baixos, mesmo em ambientes com falhas por omiss˜ao. Resultados de simula¸c˜oes demonstram sua eficácia

Submitted by Marcio Filho (marcio.kleber@ufba.br) on 2017-06-02T12:24:57Z No. of bitstreams: 1 DetectoresAdaptativosDeDefeitosParaSTR(AlirioSa).pdf: 1532506 bytes, checksum: 040ebb35bfda9bdc5d573b2568d4649d (MD5) / Approved for entry into archive by Vanessa Reis (vanessa.jamile@ufba.br) on 2017-06-08T11:01:47Z (GMT) No. of bitstreams: 1 DetectoresAdaptativosDeDefeitosParaSTR(AlirioSa).pdf: 1532506 bytes, checksum: 040ebb35bfda9bdc5d573b2568d4649d (MD5) / Made available in DSpace on 2017-06-08T11:01:47Z (GMT). No. of bitstreams: 1 DetectoresAdaptativosDeDefeitosParaSTR(AlirioSa).pdf: 1532506 bytes, checksum: 040ebb35bfda9bdc5d573b2568d4649d (MD5) / Aplicações de controle de processos são exemplos típicos de sistemas de tempo real, uma vez que necessitam operar de forma correta atendendo aos prazos ditados pela dinâmica da planta que está sendo controlada. A indústria moderna de controle e automação de processos tem tirado proveito do avanço das redes e arquiteturas de computadores para promover soluções distribuídas que permitam uma maior integração entre as plantas e que sejam mais flexíveis, interoperáveis e produtivas. Além disso, tais soluções devem permitir a automação de plantas cada vez mais complexas, com menores custos operacionais. O projeto dessas aplicações de tempo real sobre rede, ou distribuídas, deve levar em consideração questões pertinentes ao algoritmo de controle, ao atendimento dos requisitos temporais e a comunicação sobre rede. Algumas aplicações de controle sobre rede, ditas de miss˜ão crítica, necessitam de mecanismos que garantam o funcionamento contínuo mesmo na presença de falhas. Mecanismos de tolerância a falhas s˜ao fundamentais para incrementar a confiabilidade de sistemas críticos. Todavia, a implementação desses mecanismos pode tornar o projeto ainda mais complexo e comprometer o desempenho do sistema de controle. Detectores de defeitos s˜ao blocos básicos na construção de mecanismos de tolerância a falhas: seja para ativar mecanismos de recuperação, seja para permitir a reconfiguração do sistema após a ocorrência de uma falha. Dotar esses detectores da capacidade de adaptação é importante para permitir um serviço de detecção de defeitos mais rápido e confiável. O casamento do grau de adaptabilidade dos detectores com a qualidade do desempenho das aplicações críticas de controle é crucial para garantir o atendimento dos requisitos funcionais e temporais de tais aplicações. Nesse contexto, esta dissertação traz uma proposta de detecção de defeitos adaptável baseada em redes neurais e contrapõe tal proposta com as principais abordagens de detecção adaptativa existentes na literatura. De outro lado, a dissertação avalia o impacto da abordagem proposta sobre o desempenho do sistema de controle, indicando os limites que devem ser respeitados pelo detector de defeitos de modo a n˜ão comprometer a estabilidade do controle em questão.

Submitted by Santos Davilene (davilenes@ufba.br) on 2013-01-25T11:50:19Z No. of bitstreams: 1 TESE-Alirio Santos de Sa.pdf: 3211848 bytes, checksum: b6e3a37952f120676b30e1f11490fa90 (MD5) / Made available in DSpace on 2013-01-25T11:50:19Z (GMT). No. of bitstreams: 1 TESE-Alirio Santos de Sa.pdf: 3211848 bytes, checksum: b6e3a37952f120676b30e1f11490fa90 (MD5) / As facilidades de processamento e comunicação oriundas das novas tecnologias têm promovido o surgimento de uma nova classe de ambientes distribuídos. Estes ambientes são caracterizados pela dinamicidade em suas composições, no provisionamento de seus recursos e nas características e requisitos de suas aplicações. Isto traz novos desafios à confiabilidade, a qual é um atributo essencial à grande maioria dos sistemas distribuídos modernos. Um destes desafios está na incapacidade, dos mecanismos tradicionais de tolerância a falhas, de atender aos requisitos de desempenho, ao mesmo tempo em que suportam a confiabilidade. Isto porque o projeto destes mecanismos requer um conhecimento prévio das características dos ambientes e de suas aplicações, para que possam oferecer configurações adequadas ao atendimento dos requisitos especificados -- isto representa um problema, uma vez que, nos ambientes distribuídos modernos, estas informações mudam dinamicamente. Neste contexto, nem mesmo os mecanismos adaptativos de tolerância falhas obtêm sucesso, pois realizam a sua configuração dinamicamente, mas confiam em comportamentos e requisitos definidos em tempo de projeto. Para enfrentar este desafio, esta Tese introduz os mecanismos autonômicos de tolerância a falhas, baseados em teoria de controle e capazes de se auto-configurar face às mudanças dinâmicas nas características do ambiente ou nos requisitos de suas aplicações. Com o intuito de demonstrar a viabilidade destes mecanismos, foram implementados e avaliados, como estudo de caso, detectores autonômicos de defeitos e protocolos autonômicos de comunicação em grupo, dois mecanismos básicos à construção de muitos sistemas distribuídos confiáveis. Estes mecanismos autonômicos de detecção e de comunicação em grupo são os primeiros da literatura a suportar a auto-configuração em tempo de execução, baseada em requisitos de qualidade de serviço definidos pelos usuários. Tais mecanismos foram avaliados, usando simulações, em condições de carga variadas e falhas. Mesmo sem trabalhos relacionados, para uma comparação direta de desempenho, os mecanismos autonômicos propostos foram comparados com mecanismos tradicionais de tolerância a falhas existentes na literatura. Estes mecanismos tradicionais usaram diferentes configurações definidas por parâmetros manualmente fixados. Os experimentos realizados demonstram que os mecanismos autonômicos propostos possuem, na maioria dos casos, desempenho superior que as diferentes configurações dos mecanismos tradicionais considerados, principalmente quando variações nas características da carga, mudanças nos requisitos ou reconfigurações dinâmicas no ambiente são considerados. / Salvador

PAULA, A. R. Controle tolerante a falhas aplicado ao modelo de um robô móvel com restrições não holonômicas. 2017. 95 f. Dissertação (Mestrado em Engenharia Elétrica)-Centro de Tecnologia, Universidade Federal do Ceará, Fortaleza, 2017. / Submitted by Hohana Sanders (hohanasanders@hotmail.com) on 2017-10-06T18:14:13Z No. of bitstreams: 1 2017_dis_arpaula.pdf: 1761285 bytes, checksum: acdb39ee7e0e6d99976283a94c1d4abe (MD5) / Approved for entry into archive by Marlene Sousa (mmarlene@ufc.br) on 2017-11-03T16:41:51Z (GMT) No. of bitstreams: 1 2017_dis_arpaula.pdf: 1761285 bytes, checksum: acdb39ee7e0e6d99976283a94c1d4abe (MD5) / Made available in DSpace on 2017-11-03T16:41:51Z (GMT). No. of bitstreams: 1 2017_dis_arpaula.pdf: 1761285 bytes, checksum: acdb39ee7e0e6d99976283a94c1d4abe (MD5) Previous issue date: 2017-07-31 / This work presents the theory and simulation of a model-based Fault Tolerant Control (FTC) strategy for a mobile robot with nonholonomic constraints. The control system consists of a controller whose gain is designed by Linear Matrix Inequalities (LMI) applied to track the robot's linear and angular velocity references. The model used for the robot is Linear Parameter-Varying (LPV) where an LPV observer is also designed by LMI for feedback control purpose. The presented FTC technique is capable of identifying and isolate either multiple faults, simultaneous or non-simultaneous, at the actuators or sensors. The fault identification process applies a Recursive Kalman Filter for each plant component, whether it is an actuator or sensor, in order to identify and isolate the fault. These faults are predicted in a state-space model and introduced in an additive or multiplicative way. LPV virtual actuators and sensors act in the fault correction, which spares the need of the real-time redesign of the controller. Simulation results showcase and validate the presented theory for the FTC strategy including discussion of the pros and cons of its application. / Este trabalho apresenta o estudo teórico e as simulações de uma estratégia de Controle Tolerante a Falhas (FTC, do inglês Fault Tolerant Control) baseada em modelo para um robô móvel com restrições não holonômicas. Essa estratégia de controle é capaz de manter a operação do sistema em malha fechada mesmo sob a influência de falhas nos atuadores e sensores. As falhas são desvios do funcionamento adequado do componente e são classificadas como multiplicativas ou aditivas. O sistema de controle consiste em um controlador com ganho projetado por Inequações Matriciais Lineares (LMI, do inglês Linear Matrix Inequalities) aplicado para o seguimento das referências de velocidade linear e angular do modelo de um robô móvel sobre duas rodas ativas. A dinâmica do robô é descrita por um modelo do tipo Linear com Parâmetros Variantes (LPV), para o qual um observador LPV também é projetado por LMI para o fechamento da malha de controle. A técnica FTC utilizada é capaz de identificar e isolar múltiplas falhas, simultâneas ou não, nos atuadores e sensores do sistema. O processo de identificação de falhas utiliza um Filtro de Kalman Recursivo para estimar a magnitude da falha em cada componente da planta, sendo ele um atuador ou um sensor. A correção das falhas é realizada por meio de atuadores e sensores virtuais LPV, dispensando assim a necessidade de reprojetar o controlador. O resultados de simulação computacionais validam a teoria apresentada pela técnica FTC evidenciando as vantagens e as desvantagens da sua aplicação.

Ao se projetar um novo processador, o desempenho não é mais o único objetivo de otimização. Reduzir o consumo de energia também é essencial, pois, enquanto a maior parte dos dispositivos embarcados depende fortemente de bateria, os processadores de propósito geral (GPPs) são restringidos pelos limites da energia térmica de projeto (TDP – thermal design power). Além disso, devido à evolução da tecnologia, a taxa de falhas transientes tem aumentado nos processadores modernos, o que afeta a confiabilidade de sistemas tanto no espaço quanto no nível do mar. Adicionalmente, a maioria dos processadores homogêneos e heterogêneos tem um design fixo, o que limita a adaptação em tempo de execução. Nesse cenário, nós propomos dois designs de processadores que são capazes de realizar o trade-off entre esses eixos de acordo com a aplicação alvo e os requisitos do sistema. Ambos designs baseiam-se em um mecanismo de duplicação de instruções com rollback que detecta e corrige falhas, um módulo de power gating para reduzir o consumo de energia das unidades funcionais. O primeiro é chamado de processador adaptativo e usa thresholds, definidos em tempo de projeto, para adaptar a execução da aplicação Adicionalmente, ele controla o ILP da aplicação para criar mais oportunidade de duplicação e de power gating. O segundo design é chamado processador polimórfico e ele avalia (em tempo de execução) a melhor configuração de hardware a ser usada para cada aplicação. Ele também explora o hardware disponível para maximizar o número de aplicações que são executadas em paralelo. Para a versão adaptativa usando uma configuração orientada a otimização de energia, é possível, em média, economizar 37,2% de energia com um overhead de apenas 8,2% em performance, mantendo baixos níveis de defeito, quando comparado a um design tolerante a falhas. Para a versão polimórfica, os resultados mostram que a reconfiguração dinâmica do processador é capaz de adaptar eficientemente o hardware ao comportamento da aplicação, de acordo com os requisitos especificados pelo designer, chegando a 94.88% do resultado de um processador oráculo quando o trade-off entre os três eixos é considerado. Por outro lado, a melhor configuração estática apenas atinge 28.24% do resultado do oráculo. / Performance is no longer the only optimization goal when designing a new processor. Reducing energy consumption is also mandatory: while most of the embedded devices are heavily dependent on battery power, General-Purpose Processors (GPPs) are being pulled back by the limits of Thermal Design Power (TDP). Moreover, due to technology scaling, soft error rate (i.e., transient faults) has been increasing in modern processors, which affects the reliability of both space and ground-level systems. In addition, most traditional homogeneous and heterogeneous processors have a fixed design, which limits its runtime adaptability. Therefore, they are not able to cope with the changing application behavior when one considers the axes of fault tolerance, performance, and energy consumption altogether. In this context, we propose two processor designs that are able to trade-off these three axes according to the application at hand and system requirements. Both designs rely on an instruction duplication with rollback mechanism that can detect and correct errors and a power gating module to reduce the energy consumption of the functional units The former design, called adaptive processor, uses thresholds defined at design time to allow runtime adaptation of the application’s execution and controls the application’s Instruction-Level Parallelism (ILP) to create more slots for duplication or power gating. The latter design (polymorphic processor) takes the former one step further by dynamically reconfiguring the hardware and evaluating different processor configurations for each application, and it also exploits the available pipelanes to maximize the number of applications that are executed concurrently. For the adaptive processor using an energy-oriented configuration, it is possible, on average, to reduce energy consumption by 37.2% with an overhead of only 8.2% in performance, while maintaining low levels of failure rate, when compared to a fault-tolerant design. For the polymorphic processor, results show that the dynamic reconfiguration of the processor is able to efficiently match the hardware to the behavior of the application, according to the requirements of the designer, achieving 94.88% of the result of an oracle processor when the trade-off between the three axes is considered. On the other hand, the best static configuration only achieves 28.24% of the oracle’s result.

Este trabalho tem como foco principal o estudo de um tipo específico de ataque a sistemas criptográficos. A implementação em hardware, de algoritmos criptográficos, apresenta uma série de vulnerabilidades, as quais, não foram previstas no projeto original de tais algoritmos. Os principais alvos destes tipos de ataque são dispositivos portáteis que implementam algoritmos criptográfico em hardware devido as limitações de seus processadores embarcados. Um exemplo deste tipo de dispositivo são os Smart Cards, os quais, são extensamente utilizados nos sistemas GSM de telefonia móvel e estão sendo adotados no ramo bancário. Tais dispositivos podem ser atacados de diferentes maneiras, por exemplo, analisando-se a energia consumida pelo dispositivo, o tempo gasto no processamento ou ainda explorando a suscetibilidade do hardware a ocorrência de falhas transientes. O objetivo de tais ataques é a extração de informações sigilosas armazenadas no cartão como, por exemplo, a chave criptográfica. Ataques por injeção maliciosa de falhas no hardware são comumente chamados de DFA (Differencial Fault Attack) ou simplesmente fault attack. O objetivo deste trabalho foi estudar como ataques por DFA ocorrem em diferentes algoritmos e propor soluções para impedir tais ataques. Os algoritmos criptográficos abordados foram o DES e o AES, por serem amplamente conhecidos e utilizados. São apresentadas diferentes soluções capazes de ajudar a impedir a execução de ataques por DFA. Tais soluções são baseadas em técnicas de tolerância a falhas, as quais, foram incorporadas à implementações em hardware dos algoritmos estudados. As soluções apresentadas são capazes de lidar com múltiplas falhas simultaneamente e, em muitos casos a ocorrência de falhas torna-se transparente ao usuário ou atacante. Isso confere um novo nível de segurança, na qual, o atacante é incapaz de ter certeza a respeito da eficácio de seu método de injeção de falhas. A validação foi realizada através de simulações de injeção de falhas simples e múltiplas. Os resultados mostram uma boa eficácia dos mecanismos propostos, desta forma, elevando o nível de segurança nos sistemas protegidos. Além disso, foram mantidos os compromissos com área e desempenho. / This work focuses on the study of a particular kind of attack against cryptographic systems. The hardware implementation of cryptographic algorithms present a number of vulnerabilities not taken into account in the original design of the algorithms. The main targets of such attacks are portable devices which include cryptographic hardware due to limitations in their embedded processors, like the Smart Cards, which are already largely used in GSM mobile phones and are beginning to spread in banking applications. These devices can be attacked in several ways, e.g., by analysing the power consummed by the device, the time it takes to perform an operation, or even by exploring the susceptibility of the hardware to the occurrence of transient faults. These attacks aim to extract sensitive information stored in the device, such as a cryptographic key. Attacks based on the malicious injection of hardware faults are commonly called Differential Fault Attacks (DFA), or simply fault attacks. The goal of the present work was to study how fault attacks are executed against different algorithms, and to propose solutions to avoid such attacks. The algorithms selected for this study were the DES and the AES, both well known and largely deployed. Different solutions to help avoid fault attacks are presented. The solutions are based on fault tolerance techniques, and were included in hardware implementations of the selected algorithms.The proposed solutions are capable to handle multiple simultaneous faults, and, in many cases, the faults are detected and corrected in a way that is transparent for the user and the attacker. This provides a new level of security, where the attacker is unable to verify the efficiency of the fault injection procedure. Validation was performed through single and multiple fault injection simulations. The results showed the efficiency of the proposed mechanisms, thus providing more security to the protected systems. A performance and area compromise was kept as well.

Existe um consenso de que os transistores CMOS irão em breve ultrapassar a barreira nanométrica, permitindo a inclusão de um enorme número desses componentes em uma simples pastilha de silício, mais ainda do que a grande densidade de integração vista atualmente. Entretanto, também tem sido afirmado que este desenvolvimento da tecnologia trará juntamente conseqüências indesejáveis em termos de confiabilidade. Neste trabalho, três aspectos da evolução tecnológica serão enfatizados: redução do tamanho dos transistores, aumento da freqüência de relógio e variabilidade de componentes analógicos. O primeiro aspecto diz respeito à ocorrência de Single Event Upsets (SEU), uma vez que a carga armazenada nos nós dos circuitos é cada vez menor, tornando o circuito mais suscetível a esses tipos de eventos, principalmente devido à incidência de radiação. O segundo aspecto é também relacionado ao choque de partículas radioativas no circuito. Neste caso, dado que o período de relógio tem se tornado menor, os Single Event Transients (SET) podem ser capturados por um latch, e interpretado como uma inversão de estado em um determinado bit. Finalmente, o terceiro aspecto lida com a variabilidade de componentes analógicos, a qual tende a aumentar a distância entre o projeto e o teste analógico e o digital. Pensando nesses três problemas, foram propostas três diferentes soluções para lidar com eles. Para o problema do SEU, um novo paradigma foi proposto: ao invés do uso de redundância de hardware ou software, um esquema de redundância de sinal foi proposto através de uso de sinais modulados em sigma-delta. No caso do SET, foi proposta uma solução para o esquema de Triple Modular Redundancy (TMR), onde o votador digital é substituído por um analógico, reduzindo assim as chances de ocorrência de SET. Para concluir, para a variabilidade de componentes analógicos, foi proposto um filtro de sinal misto no qual os componentes analógicos críticos são substituídos por partes digitais, permitindo um esquema de teste completamente digital, uma fácil substituição de partes defeituosas e um aumento de produtividade. / It has been a consensus that CMOS transistor gate length will soon overcome the nanometric barrier, allowing the inclusion of a huge number of these devices on a single die, even more than the enormous integration density shown these days. Nevertheless, it has also been claimed that this technology development will bring undesirable consequences as well, for what regards reliability. In this work, three aspects of technology evolution will be emphasized: transistor size shrinking, clock frequency increase and analog components variability. The first aspect concerns the occurrence of Single Event Upsets (SEU), since the charge stored in the circuit nodes becomes ever smaller, making the circuit more susceptible to this kind of events, mainly due to radiation incidence. The second aspect is also related to the hit of radiation particles in the circuit. In this case, since clock period becomes smaller, Single Event Transients (SET) may cross the entire circuit and can possibly be latched and interpreted as a state inversion of a certain bit. Finally, the third aspect deals with the analog components variability, which tends to increase the gap between the analog and digital design and test. Thinking about these three problems, we have proposed three different solutions to deal with them. To the SEU problem, a new paradigm has been proposed: instead of hardware or software redundancy, a signal redundancy approach has been proposed through the use of sigma-delta modulated signals. In the SET case, we have proposed a solution for the Triple Modular Redundancy (TMR) approach, where the digital voter is substituted by an analog one, thus reducing the chances of SET occurrence. To conclude, for the analog components variability, we have proposed a mixed-signal filter solution where critical analog components are substituted by digital parts, allowing a complete digital test approach, an easy faulty parts replacement and yield increase.

Made available in DSpace on 2013-08-07T18:53:02Z (GMT). No. of bitstreams: 1 000407756-Texto+Completo-0.pdf: 1790642 bytes, checksum: 336376143b2d186c09e1cfa0d540851d (MD5) Previous issue date: 2008 / The constant technology process improvement has remarkably reduced the transistor geometry and power supply levels in the integrated circuits. In high-density circuits operating at low voltage, the memory cells are able to store information with less capacitance, which means that less charge or current is required to store the same data. During the storage period, the data involved are likely to suffer influence of media, such as electromagnetic interference, radiation or even failures of the hardware involved. The fault is characterized as a reversal of one or more bits of data stored in a memory. Consequently, the data might fail, leading to mistakes in the use of these data. One way of solving these problems is the use of error correction codes. An error correction code is, in essence, an organized way to add something extra to every information that you want to store, allowing, the recovery of the same information, detecting and correcting any errors found. Most error correction codes in use are designed to correct random errors, that is, errors that occur independently of the location of other errors. However, in many situations, errors can occur in bursts. Generally, random error correction codes are not efficient for correction of errors in burst, and the reciprocal is also true. From the various methods proposed in the literature for rectifying these two types of errors, the most effective is interleaving. The interleaving is a method that can be implemented both in hardware and in software. This method is mainly made up of a reordering of the bits and runs earlier in the storage memory (interleaver) and in reading, the bits are reordered again, that is, they are placed back into its original position (deinterleaver). This causes an increase in the rate of detection and correction of these errors, because if there is a concentrated interference (burst errors) in a memory, for example, during storage, in the operation of reading, to getting the deinterleaving, errors are exposed in a distributed manner, appearing as random errors to the decoder. This dissertation presents a proposal that combines the use of Error Detection And Correction Codes widely referenced in literature (Hamming, Extended Hamming, Reed-Muller and Matrix) associated with the technique of interleaving applied to hardware, aiming to increase the capacity of detection and correction of burst errors (Concentrated errors). The implementation of bit-flip testing failures, applied to the error correction techniques, showed that association these techniques have been effective also for burst errors. / O constante avanço no processo de fabricação de circuitos integrados tem reduzido drasticamente a geometria dos transistores e os níveis das tensões de alimentação. Em circuitos de alta densidade operando a baixa tensão, as células de memória são capazes de armazenar informação com menos capacitância, o que significa que menos carga ou corrente é necessária para armazenar os mesmos dados. Durante o período de armazenamento, os dados envolvidos estão suscetíveis a sofrerem influência de meio, tais como interferências eletromagnéticas, radiações ou até mesmo falhas do próprio hardware envolvido. A falha é caracterizada como uma inversão de um ou mais bits de um dado armazenado na memória. Conseqüentemente, os dados poderão apresentar falhas, que provocarão erros e comprometerão a utilização destes dados. Uma forma de resolução destes problemas é a utilização de Códigos Corretores de Erros. Um Código Corretor de Erros é, em essência, um modo organizado de acrescentar algum dado adicional a cada informação que se queira armazenar e que permita, ao recuperarmos a mesma, detectar e corrigir os erros encontrados. A maioria dos Códigos Corretores de Erro em uso são desenvolvidos para corrigirem erros aleatórios, isto é, erros que ocorrem de maneira independente da localização de outros erros. Contudo, em muitas situações, os erros podem aparecer em rajadas. De uma maneira geral, Códigos Corretores de Erros aleatórios não se constituem na forma mais adequada e eficiente para correção de erros em rajadas, e a recíproca também é verdadeira. Dos vários métodos propostos pela literatura, para corrigirmos simultaneamente estes dois tipos de erros, o mais efetivo é o Embaralhamento. O Embaralhador é um algoritmo, um método que pode ser implementado tanto em hardware quanto em software. É essencialmente constituído por um reordenamento dos bits e é executado anteriormente ao armazenamento em memória (Embaralhador) e na leitura, os bits são novamente reordenados, ou seja, são colocados novamente em sua posição original (Desembaralhador). Isto provoca um aumento na taxa de detecção e correção destes erros, uma vez que se houver uma interferência concentrada (rajada de erros) em uma memória, por exemplo, durante o armazenamento, na operação de leitura, ao se fazer o desembaralhamento, os erros ficam expostos de forma distribuída, aparecendo como erros aleatórios ao decodificador. Esta dissertação apresenta uma proposta que combina a utilização de Códigos de Detecção e Correção de erros amplamente referenciados na literatura (Hamming, Hamming Estendido, Reed-Muller e Matrix) associados à técnica de Embaralhamento aplicada a Hardware, com o objetivo de aumentar a capacidade de detecção e correção de erros em rajada (erros concentrados). A execução dos testes de injeção de falhas do tipo bit-flip, aplicadas às técnicas corretoras de erros utilizadas nesta dissertação, mostraram que com a associação da técnica de Embaralhamento as mesmas passaram a ser eficientes também para erros em rajadas.

Made available in DSpace on 2013-08-07T18:53:02Z (GMT). No. of bitstreams: 1 000407189-Texto+Completo-0.pdf: 10947559 bytes, checksum: 226c6d99586bd813d912db1bc9d505c2 (MD5) Previous issue date: 2005 / The always increasing number of computer-based safety-critical applications has intensified the research over fault tolerance techniques. While those systems are working, the probability of both permanent and transient faults happens due to the presence of all sort of interference. The common faults are those which affect data and/or modify the expected program execution flow. Thus, the use of techniques allowing detecting these type of faults presents them from propagating to system output. Basically, these techniques are categorized in two groups: software-based approaches and hardware-based approaches. Considering the above introduced, the goal of this work is to specify and to implement a hybrid approach, which combines software-based techniques and hardware-based ones, capable to detect run time data and algorithm control flow faults. It is settled around the techniques proposed in (REBAUDENGO, 2004) and (GOLOUBEVA, 2003). Nevertheless, the proposed approach implements part of its code-transformation rules via software and hardware. These redundant information is added to the software portion and consistency checks are implemented via hardware. Summary, we propose the development of an I-IP (infrastructure intellectual property) core, such as watchdog, to correctly execute the consistency checks concurrently to the application execution. In this work, three different versions of the I-IP were implemented in VHDL and analyzed by means of fault injection experiments. The first implemented version allows data fault detection and, as any prototype, has its limitations. The second version also detects data faults, but eliminates the problems of the former version. The third I-IP version adds the capability of detecting control flow faults to the previous versions of the I-IP. Finally, after implementing these three versions, a fourth version was specified. It adds dependability and robustness to the IIP by using Built-in Self-Test (BIST) techniques. The results obtained from evaluating the different I-IP core versions guarantee that the hybrid approach is efficient, because it features high fault coverage and surpasses the main problems present in software-based techniques proposed in the literature, such as, performance degradation and code/data memory overhead. Finally, this work is a partial result of a joint research project carried by the SiSC Group – PUCRS and CAD – Politecnico di Torino, under the scope of the Alfa Project (##AML/B7-311- 97/0666/II-0086-FI, from 2002 to 2005). / Nos últimos anos, o crescente aumento do número de aplicações críticas baseadas em sistemas eletrônicos, intensificou a pesquisa sobre técnicas de tolerância à falhas. Durante o período de funcionamento destes sistemas, a probabilidade de ocorrerem falhas transientes e permanentes devido à presença de interferências dos mais variados tipos é bastante grande. Dentre as falhas mais freqüentes, salientam-se as falhas que corrompem os dados e as falhas que alteram o fluxo de controle do processador que executa a aplicação. Assim, a utilização de técnicas capazes de detectarem estes tipos de falhas evita que as mesmas se propaguem pelo sistema e acabem gerando saídas incorretas. Basicamente, estas técnicas são classificadas em dois grandes grupos: soluções baseadas em software e soluções baseadas em hardware. Neste contexto, o objetivo principal deste trabalho é especificar e implementar uma solução híbrida, parte em software e parte em hardware, capaz de detectar em tempo de execução eventuais falhas em dados e no fluxo de controle do algoritmo. Esta solução baseia-se nas técnicas propostas em (REBAUDENGO, 2004) e (GOLOUBEVA, 2003) e implementa parte de suas regras de transformação de código via software e parte via hardware. Assim, informações redundantes são agregadas ao código da aplicação e testes de consistência são implementados via hardware. Em resumo, este trabalho propõe o desenvolvimento de um núcleo I-IP (infrastructure intellectual property), tal como um watchdog, para executar os testes de consistência concorrentemente à execução da aplicação. Para isto, três versões diferentes do I-IP foram implementadas em linguagem de descrição de hardware (VHDL) e avaliadas através de experimentos de injeção de falhas.A primeira versão implementada provê a detecção de falhas em dados e, como todo protótipo, este também apresenta algumas restrições e limitações. A segunda versão também detecta falhas em dados, entretanto, supera todos os problemas da versão anterior. A terceira versão do I-IP agrega à versão anterior a capacidade de detectar falhas de fluxo de controle. Finalmente, após a implementação das versões anteriores, foi especificada uma quarta versão que agrega confiabilidade e robustez ao I-IP desenvolvido através da utilização de algumas técnicas de tolerância a falhas e da especificação de um auto-teste funcional. Os resultados obtidos a partir da avaliação das versões do I-IP garantem que a metodologia proposta neste trabalho é bastante eficiente, pois apresenta uma alta cobertura de falhas e supera os principais problemas presentes nas soluções baseadas em software propostas na literatura, ou seja, degradação de desempenho e maior consumo de memória. Finalmente, cabe mencionar que esta dissertação é o resultado parcial de atividades que fazem parte do escopo do Projeto Alfa (#AML/B7-311-97/0666/II-0086-FI) mantido entre os Grupos SiSC – PUCRS (Brasil) e CAD – Politecnico di Torino (Itália) no período de 2002-2005.