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Previous issue date: 2018-03-22 / Acessos simult?neos gerados por m?ltiplos clientes para um ?nico dispositivo de mem?ria
em um Sistema-em-Chip (SoC) imp?e desafios que requerem aten??o extra devido ao gargalo gerado
na performance. Considerando estes clientes como processadores, este problema torna-se mais
evidente, pois a taxa de crescimento de velocidade para processadores excede a de dispositivos de
mem?ria, criando uma lacuna de desempenho. Neste cen?rio, estrat?gias de controle de mem?ria
s?o necess?rias para aumentar o desempenho do sistema. Estudos provam que a comunica??o com a
mem?ria ? a maior causa de atrasos durante a execu??o de programas em processadores. Portanto, a
maior contribui??o deste trabalho ? a implementa??o de uma arquitetura de controlador de mem?ria
composta por dois n?veis: prioridade e mem?ria. O n?vel de prioridade ? respons?vel por interagir
com os clientes e escalonar requisi??es de mem?ria de acordo com um algoritmo de prioridade fixa.
O n?vel de mem?ria ? respons?vel por reordenar as requisi??es e garantir o isolamento de acesso ?
mem?ria para clientes de alta prioridade. O principal objetivo deste trabalho ? apresentar um modelo
que reduza as lat?ncias de acesso ? mem?ria para clientes de alta prioridade em um sistema altamente
escal?vel. Os experimentos neste trabalho foram realizados atrav?s de uma simula??o comportamental
da estrutura proposta utilizando um programa de simula??o. A an?lise dos resultados ? dividida em
quatro partes: an?lise de lat?ncia, an?lise de row-hit, an?lise de tempo de execu??o e an?lise de
escalabilidade. / Simultaneous accesses generated by memory clients in a System-on-Chip (SoC) to a single memory device impose challenges that require extra attention due to the performance bottleneck created. When considering these clients as processors, this issue becomes more evident, because the growth rate in speed for processors exceeds the same rate for memory devices, creating a performance gap. In this scenario, memory-controlling strategies are necessary to improve system performances. Studies have proven that the main cause of processor execution lagging is the memory communication. Therefore, the main contribution of this work is the implementation of a memory-controlling architecture composed of two levels: priority and memory. The priority level is responsible for interfacing with clients and scheduling memory requests according to a fixed-priority algorithm. The memory level is responsible for reordering requests and guaranteeing memory access isolation to high-priority clients. The main objective of this work is to provide latency reductions to high-priority clients in a scalable system. Experiments in this work have been conducted considering the behavioral simulation of the proposed architecture through a software simulator. The evaluation of the proposed work is divided into four parts: latency evaluation, row-hit evaluation, runtime evaluation and scalability evaluation.
| Identifer | oai:union.ndltd.org:IBICT/oai:tede2.pucrs.br:tede/7941 |
| Date | 22 March 2018 |
| Creators | Linck, Marcelo Melo |
| Contributors | Marcon, C?sar Augusto Missio |
| Publisher | Pontif?cia Universidade Cat?lica do Rio Grande do Sul, Programa de P?s-Gradua??o em Ci?ncia da Computa??o, PUCRS, Brasil, Escola Polit?cnica |
| Source Sets | IBICT Brazilian ETDs |
| Language | English |
| Detected Language | English |
| Type | info:eu-repo/semantics/publishedVersion, info:eu-repo/semantics/masterThesis |
| Format | application/pdf |
| Source | reponame:Biblioteca Digital de Teses e Dissertações da PUC_RS, instname:Pontifícia Universidade Católica do Rio Grande do Sul, instacron:PUC_RS |
| Rights | info:eu-repo/semantics/openAccess |
| Relation | 1974996533081274470, 500, 500, -862078257083325301 |
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