RISC-V is growing in popularity as a free and open RISC Instruction Set Architecture (ISA) in academia and research. Also, the openness, simplicity, extensibility, and modularity, among its advantages, make it more and more used by designers in industry. The aim of this thesis is to design an open-source RISC-V processor. The development of this RISC-V processor was based on the prototype which was made in the course IL2232 Embedded Systems Design Project (SoI-CMOS Design group), against an experimental high-temperature SoC CMOS process. SystemVerilog was used for RTL coding. ModelSim was used for RTL simulation. Genus was used for digital synthesis and Innovus was used for digital place & route. The thesis concludes that this RISC-V processor can run the compiled C-code which has been produced by the virtual platform tool Imperas OVP. The instruction set RV32IM is the Instruction Set base for this processor. Through simulation, the CPI of this RISC-V processor can be collected while running different benchmark programs developed in two parallel Master thesis to this one. To a certain extent, it can reflect the performance of the processor. However, the actual execution time needs to be tested by loading the processor to the hardware. This part will not be discussed in this thesis but is left for future work. The gate count is collected by digital synthesis and the corresponding area is collected after digital place & route. / RISC-V växer i popularitet som en gratis och öppen RISC ISA inom akademi och forskning. Öppenheten, enkelheten, utbyggbarheten och modulariteten, bland dess fördelar, gör att den används mer och mer av designers inom industrin. Syftet med denna avhandling är att designa en RISC-V-processor med öppen källkod. Utvecklingen av denna RISC-V-processor baserades på prototypen som gjordes i kursen IL2232 Embedded Systems Design Project (SoI-CMOS Design group). Mot en experimentell högtemperatur, SoC CMOS-process diskuteras. SystemVerilog användes för RTL-kodning. ModelSim användes för RTL-simulering. Genus användes för digital syntes och Innovus användes för digital plats & rutt. Avhandlingen drar slutsatsen att denna RISC-V-processor kan köra den kompilerade C-koden som har producerats av det virtuella plattformsverktyget Imperas OVP. Instruktionsuppsättningen RV32IM är instruktionsuppsättningens bas för denna processor. Genom simulering kan CPI för denna RISC-V-processor samlas in samtidigt som man kör olika benchmarkprogram utvecklade i två parallella masteruppsatser till denna. Till viss del kan det spegla processorns prestanda. Den faktiska exekveringstiden måste dock testas genom att ladda processorn till hårdvaran. Denna del kommer att diskuteras i denna uppsats men lämnas för framtida arbete. Grindräkningen samlas in genom digital syntes och motsvarande yta samlas in efter den digitala platsen & rutten.
| Identifer | oai:union.ndltd.org:UPSALLA1/oai:DiVA.org:kth-321929 |
| Date | January 2022 |
| Creators | He, Ziyan |
| Publisher | KTH, Skolan för elektroteknik och datavetenskap (EECS) |
| Source Sets | DiVA Archive at Upsalla University |
| Language | English |
| Detected Language | English |
| Type | Student thesis, info:eu-repo/semantics/bachelorThesis, text |
| Format | application/pdf |
| Rights | info:eu-repo/semantics/openAccess |
| Relation | TRITA-EECS-EX ; 2022:779 |
Page generated in 0.0026 seconds