Digital designs are often very large and complex, this makes locating and fixing a bug very hard and time consuming. Often more than half of the development time is spent on verification. Assertion based verification is a method that uses assertions that can help to improve the verification time. Simulating with assertions provides more information that can be used to locate and correct a bug. In this master thesis assertions are discussed and implemented in Senior DSP processor.

<p>SystemVerilog är det första design och verifieringsspråk som har standardiserats och dess syfte är att bemöta de krav som kommer med den komplexitet dagens chip har. SystemVerilog är en expansion till det hårdvarubeskrivande språket Verilog-2001 och det har en rad bra funktioner för både design och verifiering. För tillfället finns det dock ingen definition på vilka delar av språket som kan användas för konstruktion och verktygstillverkarna kan själva bestämma vad som kan användas för syntes. Detta medför att det finns skillnader vad beträffar vilka delar av språket som stöds. SystemVerilog har även en underklass som underlättar för skrivandet av avancerade assertions, SVA, som öppnar upp för möjligheten för en designer att funktionalitetsverifiera sin design på ett effektivt sätt. SVA bidrar till ökad observerbarhet i konstruktionen och möjliggör användandet av andra verifieringsmetoder som formell verifiering etc. Detta examensarbetes huvuduppgift är att ta reda på hur SystemVerilog kan användas som designspråk och att reda ut hur man kan använda SVA på befintlig VHDL-kod utan att modifiera koden. Andra avsikter med rapporten är att utvärdera mognadsgraden på de verktyg som används för design på avdelningen, med avseende på SystemVerilog, samt att se på skillnader ellan SystemVerilog jämfört med det renodlade verifieringsspråket ’e’. </p>

Our task was to create a virtual test bench for verifying memory addresses in our commissioning body’s models. The purpose with the testbench was that it should be created in such a way that it would be easy to change the device under test without any major changes in the testbench. To solve the problem that the testbench had to be able to verify different devices we had to create a general enviroment for how the testbench had to be composed. By doing an analysis of which com-ponents that are usually included in a testbench and which components that were necessary in our project we came up with a generall enviroment for the testbench. Our result was a testbench with the follwing basic functions: * Read from a file that contains read and write operations to the Device Under Test (DUT).* Apply the stimulus to the device* Read the results from the device* Compare the results with wanted values* Generate a log file which contains information about the simulation result.

SystemVerilog är det första design och verifieringsspråk som har standardiserats och dess syfte är att bemöta de krav som kommer med den komplexitet dagens chip har. SystemVerilog är en expansion till det hårdvarubeskrivande språket Verilog-2001 och det har en rad bra funktioner för både design och verifiering. För tillfället finns det dock ingen definition på vilka delar av språket som kan användas för konstruktion och verktygstillverkarna kan själva bestämma vad som kan användas för syntes. Detta medför att det finns skillnader vad beträffar vilka delar av språket som stöds. SystemVerilog har även en underklass som underlättar för skrivandet av avancerade assertions, SVA, som öppnar upp för möjligheten för en designer att funktionalitetsverifiera sin design på ett effektivt sätt. SVA bidrar till ökad observerbarhet i konstruktionen och möjliggör användandet av andra verifieringsmetoder som formell verifiering etc. Detta examensarbetes huvuduppgift är att ta reda på hur SystemVerilog kan användas som designspråk och att reda ut hur man kan använda SVA på befintlig VHDL-kod utan att modifiera koden. Andra avsikter med rapporten är att utvärdera mognadsgraden på de verktyg som används för design på avdelningen, med avseende på SystemVerilog, samt att se på skillnader ellan SystemVerilog jämfört med det renodlade verifieringsspråket ’e’.

IEC 61508, ISO 26262, DO-254 och CENELEC EN 5012x är alla standarder för utveckling av säkerhetskritiska system. Dessa fyra är applicerbara på bilar upp till 3.5 ton (ISO 26262), flyg (DO-254), tåg (Cenelec EN 5012x) samt IEC 61508 vilket är en standard för flertalet industrigrenar. När ett säkerhetskritiskt system skall implementeras i en FPGA så kan problem uppstå. Detta för att en FPGA ibland räknas till hårdvara men utvecklingen följer samma mönster som mjukvaruutveckling. Detta examensarbetes huvuduppgift är att klargöra hur de olika standarderna ser på FPGA utveckling samt verifiering med hjälp av utökad funktionell verifiering. Uppsatsen är uppdelad i två delar. Den första delen behandlar de säkerhetskritiska standarderna. Vi kommer att gå igenom dessa för att få en översikt samt visa vilka skillnader likheter som finns. Hur ställer de sig till FPGA, hårdvara eller mjukvara. Del två går igenom ett projekt i enlighet med IEC 61508, inklusive metoder för funktionell verifiering ingå. Dessa metoder är ABV (Assertion Based Verification) samt täckningsgrad för verifieringen. Har vi verifierat tillräckligt och vilka krav ställs på ett projekt enligt IEC 61508. I den här delen går vi även igenom hur de olika standarderna ser på FPGA:er samt några rekommendationer gällande FPGA utveckling och säkerhetskritiska system.

The topic of the master´s thesis is to verify Acquisition Engine and Tracking Engine in the Microcore GNSS Baseband digital circuit from Honeywell. Theoretical part contains a brief introduction into the satellite position determination, basic principles of the verified blocks is given and UVM methodology is introduced. Practical part contains requirements, test cases and test procedures. The verification environment is also described. In the last part of the thesis is the verification process and it´s results.

The topic of this master thesis is Formal verification of RISC-V processor with Questa PropCheck using SystemVerilog assertions. The theoretical part writes about the RISC-V architecture, furthermore, selected components of Codix Berkelium 5 processor used for formal verification are described, communication protocol AHB-lite, formal verification and its methods and tools are also studied. Experimental part consists of verification planning of selected components, subsequent formal verification, analysing of results and evaluating a benefits of formal technics.

Diploma thesis deals with design of verification environment for analyzing systems with digital filters. Verification environment is written in SystemVerilog language and it is generated by program, which is also providing generation of input data for system of filters. Matlab environment is used for gaining the reference data. The simulation of the designed involvement with digital filters is performed by program ModelSim. The most watched parameter is functional coverage which indicates how big part of the HDL description has been tested.

Content assist is one of the most powerful features in integrated development environments (IDE). While a lot of research papers exist on content assist for software programming languages (SPL), hardware description languages (HDL) aren’t covered at all. In this thesis, we improve content assist for SystemVerilog, one of the most widely used HDL, by using different ordering strategies and comparing them to each other. In the end, 6 different strategies are kept: two based on frequencies, one on the usage of the content assist, one on the name of the variable, one on the type of the variable, and one on the distance from their declaration to the cursor position. We test our implementation in 3 different open-source projects well-known and used by the SystemVerilog community: OpenTitan, SweRV, and riscv-dv. We achieve having the expected entry in the top 5 in more than 40% of cases with no prefix and up to 66% of cases with 1 character already typed. / Automatisk komplettering är en av de mest kraftfulla funktionerna i integrerade utvecklingsmiljöer (integrated development environments, IDE). Även om det finns många forskningsartiklar om automatisk komplettering för mjukvaruprogrammeringsspråk (software programming languages, SPL), täcks inte hårdvarubeskrivningsspråk (hardware description language, HDL) alls. I det här examensarbetet förbättras innehållshjälp för SystemVerilog, en av de mest använda HDL:erna, genom att använda olika ordningsstrategier och jämföra dem med varandra. Slutligen behålls 6 olika strategier: två baserade på frekvenser, en baserad på användningen av automatisk komplettering, en baserad på variabelns namn, en baserad på variabelns typ och en baserad på avståndet från deras deklaration till markörens position. Implementeringen testas i 3 olika open source-projekt som är välkända och används av SystemVerilog-användarna: OpenTitan, SweRV och riscvdv. Implementeringen föreslog den förväntade termen bland de fem första förslagen i 40% av fallen där inget prefix var givet och i 66% av fallen när ett tecken var givet

RISC-V is growing in popularity as a free and open RISC Instruction Set Architecture (ISA) in academia and research. Also, the openness, simplicity, extensibility, and modularity, among its advantages, make it more and more used by designers in industry. The aim of this thesis is to design an open-source RISC-V processor. The development of this RISC-V processor was based on the prototype which was made in the course IL2232 Embedded Systems Design Project (SoI-CMOS Design group), against an experimental high-temperature SoC CMOS process. SystemVerilog was used for RTL coding. ModelSim was used for RTL simulation. Genus was used for digital synthesis and Innovus was used for digital place &amp; route. The thesis concludes that this RISC-V processor can run the compiled C-code which has been produced by the virtual platform tool Imperas OVP. The instruction set RV32IM is the Instruction Set base for this processor. Through simulation, the CPI of this RISC-V processor can be collected while running different benchmark programs developed in two parallel Master thesis to this one. To a certain extent, it can reflect the performance of the processor. However, the actual execution time needs to be tested by loading the processor to the hardware. This part will not be discussed in this thesis but is left for future work. The gate count is collected by digital synthesis and the corresponding area is collected after digital place &amp; route. / RISC-V växer i popularitet som en gratis och öppen RISC ISA inom akademi och forskning. Öppenheten, enkelheten, utbyggbarheten och modulariteten, bland dess fördelar, gör att den används mer och mer av designers inom industrin. Syftet med denna avhandling är att designa en RISC-V-processor med öppen källkod. Utvecklingen av denna RISC-V-processor baserades på prototypen som gjordes i kursen IL2232 Embedded Systems Design Project (SoI-CMOS Design group). Mot en experimentell högtemperatur, SoC CMOS-process diskuteras. SystemVerilog användes för RTL-kodning. ModelSim användes för RTL-simulering. Genus användes för digital syntes och Innovus användes för digital plats &amp; rutt. Avhandlingen drar slutsatsen att denna RISC-V-processor kan köra den kompilerade C-koden som har producerats av det virtuella plattformsverktyget Imperas OVP. Instruktionsuppsättningen RV32IM är instruktionsuppsättningens bas för denna processor. Genom simulering kan CPI för denna RISC-V-processor samlas in samtidigt som man kör olika benchmarkprogram utvecklade i två parallella masteruppsatser till denna. Till viss del kan det spegla processorns prestanda. Den faktiska exekveringstiden måste dock testas genom att ladda processorn till hårdvaran. Denna del kommer att diskuteras i denna uppsats men lämnas för framtida arbete. Grindräkningen samlas in genom digital syntes och motsvarande yta samlas in efter den digitala platsen &amp; rutten.