Made available in DSpace on 2014-06-11T19:30:32Z (GMT). No. of bitstreams: 0
Previous issue date: 2009-11-25Bitstream added on 2014-06-13T18:06:39Z : No. of bitstreams: 1
cardoso_as_dr_ilha.pdf: 731569 bytes, checksum: 5543d0ce31f156eb520e157b32344a2b (MD5) / Coordenação de Aperfeiçoamento de Pessoal de Nível Superior (CAPES) / Sintetizadores de frequência são circuitos críticos usados largamente em muitas aplicações de temporização. Circuitos PLL apresentam uma boa solução para temporização, mas utilizam geralmente blocos analógicos que são facilmente influenciados em desempenho devidos a instabilidades inerentes aos processos de fabricação e ruídos. Com a evolução dos circuitos e ferramentas para sistemas digitais foi possível a implementação de circuitos que utilizem somente recursos digitais tais como os DLL. Um dos papéis dos sintetizadores é equalizar a fase de um sinal de clock em relação a uma segunda referência adicionando fase entre os sinais. Este trabalho tem como objetivo o desenvolvimento de um circuito DLL com arquitetura flexível e programável para utilização no ajuste de fase e recuperação de sinais. Os blocos digitais foram implementados utilizando ferramentas de alto nível de abstração para avaliação do comportamento funcional. O objetivo final é a implementação do circuito validado em tecnologia CMOS 350 nm da AMS / Frequency Synthesizers are critical circuits widely used in timing applications. PLLs devices had showed a good solution for timing, but they normally because the use analog building blocks that are often influenced by the subtract building process and noises. Nevertheless, after the evolution of complex circuits and development tools it had been possible the implementation of systems that implement only digital resource such as DLL. One of major goals of synthesizers is to equalize the phase between a clock signal and a second reference. This work aims to develop DLL devices that are built in a flexible and reprogrammable architecture for using in decrements or increments in the phase and clock recovery. Digital blocks were implemented using high level abstraction tools for analysis of functional behavior. The main objective is the circuit implementation and validations in CMOS .35 AMS process
| Identifer | oai:union.ndltd.org:IBICT/oai:repositorio.unesp.br:11449/100288 |
| Date | 25 November 2009 |
| Creators | Cardoso, Adriano dos Santos [UNESP] |
| Contributors | Universidade Estadual Paulista (UNESP), Oki, Nobuo [UNESP] |
| Publisher | Universidade Estadual Paulista (UNESP) |
| Source Sets | IBICT Brazilian ETDs |
| Language | Portuguese |
| Detected Language | Portuguese |
| Type | info:eu-repo/semantics/publishedVersion, info:eu-repo/semantics/doctoralThesis |
| Format | 77 f. : il. |
| Source | Aleph, reponame:Repositório Institucional da UNESP, instname:Universidade Estadual Paulista, instacron:UNESP |
| Rights | info:eu-repo/semantics/openAccess |
| Relation | -1, -1 |
Page generated in 0.0016 seconds