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almeida_ts_me_ilha.pdf: 5032122 bytes, checksum: ba20bdd1ce902754e7b772b2be3cc785 (MD5) / Coordenação de Aperfeiçoamento de Pessoal de Nível Superior (CAPES) / Neste trabalho, apresenta-se o desenvolvimento e a avaliação de duas ferramentas que auxiliam projetos de circuitos eletrônicos, sejam eles projetos de sistemas digitais ou de sistemas mistos (sinais digitais e sinais analógicos). A partir de um diagrama de transição de estados, modelado em ambiente Stateflow®, a primeira ferramenta, denominada SF2HDL, realiza a extração de linguagens de descrição de hardware, podendo ser VHDL ou Verilog HDL. Sendo ainda capaz de extrair uma tabela de transição de estados padronizada, que, posteriormente, foi utilizada como entrada pelo programa TABELA, o qual realiza a minimização do sistema digital. A máquina de estados finitos, alvo da tradução, pode ser descrita tanto pelo modelo de Mealy como pelo modelo de Moore. Como estudos de caso, foram utilizados quatro códigos de linhas empregados em sistemas de telecomunicações. A segunda ferramenta é um aperfeiçoamento de uma ferramenta já existente, denominada MS2SV, empregada na síntese de sistemas mistos. O MS2SV é capaz de gerar uma descrição em VHDL-AMS estrutural, a partir de um modelo descrito em alto nível de abstração no ambiente Simulink®. Toda a estrutura de projeto necessária para a simulação e análise do sistema no ambiente SystemVision™, também é gerado pelo MS2SV. Foram utilizados quatro modelos de conversor de dados do tipo DAC (Digital to Analog Conversor), para avaliar o desempenho da ferramenta. Nesse contexto, as duas ferramentas permitem maior flexibilidade ao projetista, traduzindo descrições em níveis de abstração diferentes, o que permite uma análise mais detalhada do funcionamento do sistema e facilitando a sua implementação física / In this work, it’s shown the development and evaluation of two tools to aid in electronic circuits projects, be them digital systems projects or for mixed systems (digital and analogical signs). From a states transition diagram modeled in Stateflow® environment, the first tool, named SF2HDL, performs the extraction of hardware description languages, which could be VHDL or Verilog HDL. It is also capable of extracting states transition table standardized, which later was used as a TABELA program, which accomplishes the minimization of the digital system. The target finite state machine of the translated can be described by the Mealy model as much as the Moore model. As case studies were used four code lines employed in telecommunications systems. The second tool is an improvement of an already existent tool, known as MS2SV, used in the synthesis of mixed systems. The MS2SV is able to generate a description in structural VHDL-AMS, from a model described in high level of abstraction in the Simulink® environment. The whole project structure necessary for the simulation and analysis of the system by the SystemVision™ environment is also generated by MS2SV. Four DAC (Digital to Analog Converter) were used to evaluate the tool is performance. In that context, both tools allow a greater flexibility to the planner, translating descriptions in different abstraction levels, which allows a more detailed analysis of the systems behavior and making its physical implementation easier
| Identifer | oai:union.ndltd.org:IBICT/oai:repositorio.unesp.br:11449/87055 |
| Date | 30 October 2009 |
| Creators | Almeida, Tiago da Silva [UNESP] |
| Contributors | Universidade Estadual Paulista (UNESP), Silva, Alexandre César Rodrigues da [UNESP] |
| Publisher | Universidade Estadual Paulista (UNESP) |
| Source Sets | IBICT Brazilian ETDs |
| Language | Portuguese |
| Detected Language | Portuguese |
| Type | info:eu-repo/semantics/publishedVersion, info:eu-repo/semantics/masterThesis |
| Format | 143 f. : il. |
| Source | Aleph, reponame:Repositório Institucional da UNESP, instname:Universidade Estadual Paulista, instacron:UNESP |
| Rights | info:eu-repo/semantics/openAccess |
| Relation | -1, -1 |
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