L'évolution de la microélectronique est rythmée par l'augmentation constante du nombre de transistors intégrés dans chaque circuit grâce à la miniaturisation des dispositifs. Face à des coûts de fabrication et de développement de plus en plus élevés d'une part et à l'apparition de phénomènes parasites de plus en plus importants dans les dispositifs miniaturisés d'autre part, l'industrie se tourne progressivement vers l'intégration tridimensionnelle où les circuits sont empilés. La phase suivante de cette évolution pourra consister en la fabrication de circuits eux-mêmes tridimensionnels avec des composants répartis sur plusieurs niveaux. Dans ce contexte, la croissance catalysée de nanofils par CVD permet d'obtenir des structures cristallines en silicium sans relation d'épitaxie et de dimensions nanométriques sans photolithographie agressive. Nous avons utilisé ces propriétés pour la réalisation de démonstrateurs de capacités MOS et MIM ultra-denses de respectivement 22 µF/cm² et de 9 µF/cm² grâce à l'importante surface déployée par une assemblée de nanofils. Ces valeurs correspondent à des gains en surface appotée par les nanofils de 27,5 et de 16 pour les capacités MOS et MIM. Nous présentons dans ce travail de thèse, le dimensionnement, la fabrication et la caractérisation de ces dispositifs, depuis la croissance des nanofils jusqu'à l'obtention du démonstrateur complet. Nous nous sommes également intéressés aux principales briques technologiques de la fabrication de transistors verticaux à base de nanofils pour les niveaux d'interconnexion. Nous avons pour cela mis au point une technologie de croissance guidée de nanofils et étudié les qualités d'interface de l'empilement d'une grille déposé à basse température sur les nanofils. Cette étude s'appuie sur la comparaison des propriétés électriques de capacités MOS à base de nanofils obtenus par croissance catalysée avec les mêmes nanostructures obtenues par épitaxie sélective. Les nanofils catalysés présentent une très bonne qualité d'interface avec un empilement à base d'alumine et de nitrure de titane. Les technologies mises au point dans cette thèse ouvrent de nouvelles opportunités pour l'intégration tridimensionnelle au sein d'une même puce. / The main focus of microelectronic industry has been to increase the number of integrated transistors in each circuit thanks to the device miniaturization. However, due to the increasing manufacturing and development costs combined with the increase of parasitic phenomena in transistors when the dimensions decrease, the microelectronic industry is now focusing on the three-dimensional integration in which strategy, the circuits are stacked. The next step of this tendency will be able to consist in a component stacking inside the same three-dimensional circuit. In this context, the catalyzed CVD grown silicon nanowires are a very promising material since they can be grown with a crystalline structure without any epitaxial relationship. They can also have nanoscale dimensions without any aggressive photolithography step. We report in this thesis, the nanowire integration in high density MOS and MIM capacitors using the high developed surface of a nanowire assembly. This way, we have obtained capacitance densities of 22 µF/cm² and of 9 µF/cm² for MOS and MIM capacitors respectively. In this work, we present how the devices have been designed, fabricated and characterized from the nanowire growth to the complete devices. We have also studied the main steps of the nanowire integration MOS transistors for the interconnects. A guided nanowire growth process has been developed and the interface quality of a low temperature deposited gate stack has been investigated. This study is based on a comparison of MOS capacitor electrical performances between catalyzed and unanalyzed silicon nanowires obtained by selective epitaxial growth. The catalyzed nanowires show a very good interface quality with a gate stack composed of alumina and titanium nitride. The technologies developed in this thesis open new opportunities for the 3D integration of devices on the same chip.STAR
| Identifer | oai:union.ndltd.org:theses.fr/2011GRENT071 |
| Date | 13 December 2011 |
| Creators | Morel, Paul-Henry |
| Contributors | Grenoble, Baron, Thierry |
| Source Sets | Dépôt national des thèses électroniques françaises |
| Language | French |
| Detected Language | French |
| Type | Electronic Thesis or Dissertation, Text |
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