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Previous issue date: 2009-03-31 / O desenvolvimento de aplica??es cr?ticas de tempo real tolerantes a falhas representa um grande desafio para engenheiros e pesquisadores, visto que uma falha pode gerar efeitos catastr?ficos para o sistema, ocasionando grandes perdas financeiras e/ou de vidas humanas. Este tipo de sistema comumente utiliza processadores embarcados que processam dados de entrada e geram um determinado n?mero de sa?das de acordo com as especifica??es do mesmo. Entretanto, devido ? alta complexidade dos sistemas embarcados de tempo real, ? cada vez mais freq?ente o uso de um sistema operacional com o objetivo de simplificar o projeto do mesmo. Basicamente, o sistema operacional de tempo real (real-time operating system - RTOS) funciona como uma interface entre o hardware e o software. Contudo, sistemas embarcados de tempo real podem ser afetados por falhas transientes. Estas falhas podem degradar tanto o funcionamento da aplica??o quanto o do pr?prio sistema operacional embarcado. Em sistemas embarcados de tempo real, estas falhas podem afetar n?o somente as sa?das produzidas durante a execu??o da aplica??o, mas tamb?m as restri??es de tempo associadas ?s tarefas executadas pelo sistema operacional. Neste contexto, o presente trabalho prop?e uma nova t?cnica baseada em hardware capaz de aumentar a robustez de sistemas embarcados de tempo real. A t?cnica proposta ? baseada na implementa??o de um Infrastructure IP core (I-IP) denominado Escalonador- HW, que monitora a execu??o das tarefas e verifica se as mesmas est?o de acordo com as restri??es de tempo e seq??ncia de execu??o especificadas. Para validar a t?cnica proposta, foi desenvolvido um estudo-de-caso baseado em um microprocessador pipeline e um kernel de RTOS, al?m de um conjunto de benchmarks capazes de exercitar diferentes servi?os oferecidos pelo sistema operacional embarcado. Este estudo-de-caso foi mapeado em um dispositivo program?vel l?gico (FPGA). Experimentos de inje??o de falhas por Software e Hardware foram realizados para validar a capacidade de detec??o de falhas e estimar os overheads introduzidos pela t?cnica. Os resultados demonstram que a lat?ncia de detec??o de falhas ? menor que a lat?ncia de detec??o por parte do RTOS, sendo a cobertura de detec??o do Escalonador-HW maior que ? RTOS. Por ultimo, o overhead introduzido representa aproximadamente 6% do processador Plasma.
| Identifer | oai:union.ndltd.org:IBICT/oai:tede2.pucrs.br:tede/3020 |
| Date | 31 March 2009 |
| Creators | Tarrillo Olano, Jimmy Fernando |
| Contributors | Vargas, Fabian Luis |
| Publisher | Pontif?cia Universidade Cat?lica do Rio Grande do Sul, Programa de P?s-Gradua??o em Engenharia El?trica, PUCRS, BR, Faculdade de Engenharia |
| Source Sets | IBICT Brazilian ETDs |
| Language | Portuguese |
| Detected Language | Portuguese |
| Type | info:eu-repo/semantics/publishedVersion, info:eu-repo/semantics/masterThesis |
| Format | application/pdf |
| Source | reponame:Biblioteca Digital de Teses e Dissertações da PUC_RS, instname:Pontifícia Universidade Católica do Rio Grande do Sul, instacron:PUC_RS |
| Rights | info:eu-repo/semantics/openAccess |
| Relation | 207662918905964549, 500, 600, 655770572761439785 |
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