Cette thèse porte sur l’étude de transistor à effet tunnel (TFET) en FDSOI à géométries planaire et triple grille/nanofils. Nous rapportons pour la première fois des TFETs fabriqués par un processus basse température (600°C), qui est identique à celui utilisé pour l’intégration monolithique 3D. La méthode “Dual IDVDS” confirme que ces TFETs fonctionnent par effet tunnel et non pas par effet Schottky. Les résultats des mesures électriques montrent que l’abaissement de la température de fabrication de 1050°C (HT) à 600°C (LT) ne dégrade pas les propriétés des TFETs. Néanmoins, les dispositifs réalisés à basse température montrent un courant de drain et de fuite plus élevés et une tension de seuil différente par rapport aux HT TFETs. Ces phénomènes ne peuvent pas être expliqués par le mécanisme d’effet tunnel. Le courant de pompage de charges révèle une densité d’états d’interface plus grande à l’interface oxide/Si pour les dispositifs LT que dans les TFETs HT pour les zones actives étroites. Par ailleurs, une analyse de bruit basse fréquence permet de mieux comprendre la nature des pièges dans les TFETs LT et HT. Dans les TFETs réalisés à basse température nous avons mis en évidence une concentration en défauts non uniforme à l’interface oxide/Si et à la jonction tunnel qui cause un effet tunnel assisté par piège (TAT). Ce courant TAT est responsable de la dégradation de la pente sous seuil. Ce résultat montre la direction à suivre pour optimiser ces structures, à savoir une épitaxie de très haute qualité et une optimisation fine des jonctions. Finalement, nous avons proposé de nouvelles architectures innovatrices de transistors à effet tunnel. L’étude de simulation TCAD montre que l’extension de la jonction tunnel dans le canal augmente la surface de la région qui engendre le courant BTBT. Une fine couche dopée avec une dose ultra-haute en bore pourrait permettre l’obtention à la fois d’une pente sous le seuil faible et un fort courant ON pour le TFET. / This thesis presents a study of FDSOI Tunnel FETs (TFETs) from planar to trigate/nanowire structures. For the first time we report functional “Low-Temperature” (LT) TFETs fabricated with low-thermal budget (630°C) process flow, specifically designed for top tier devices in 3D sequential integration. “Dual IDVDS” method confirms that these devices are real TFETs and not Schottky FETs. Electrical characterization shows that LT TFETs performance is comparable with “High-Temperature” (HT) TFETs (1050°C). However, LT TFETs exhibit ON-current enhancement, OFF-current degradation and VTH shift with respect to HT TFETs that cannot be explained via BTBT mechanism. Charge pumping measurements reveal a higher defect density at the top silicon/oxide interface for geometries with narrow widths in LT than HT TFETs. In addition, low-frequency noise analyses shed some light on the nature of these defects. In LT TFETs, we determined a non-uniform distribution of defects at the top surface and also at the tunneling junction that causes trap-assisted tunneling (TAT). TAT is responsible of the current generation that degrades the subthreshold swing. This indicates the tight requirements for quality epitaxy growth and junction optimization in TFETs. Finally, we proposed novel TFET architectures. TCAD study shows that the extension of the source into the body region provides vertical BTBT and a larger tunneling surface. Ultra-thin heavily doped boron layers could allow the possibility to obtain simultaneously a good ON-current and sub-thermal subthreshold slope in TFETs.
| Identifer | oai:union.ndltd.org:theses.fr/2018GREAT096 |
| Date | 27 November 2018 |
| Creators | Diaz llorente, Carlos |
| Contributors | Grenoble Alpes, Ghibaudo, Gérard |
| Source Sets | Dépôt national des thèses électroniques françaises |
| Language | English |
| Detected Language | French |
| Type | Electronic Thesis or Dissertation, Text |
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