Dans cette thèse, les propriétés électriques de transistors à nanofils de silicium liées à l'interface oxyde de grille/canal ont été étudiées par le biais de mesures de bruit basse fréquence (bruit 1/f) et de transport dans le canal. Ces transistors nanofils dont les dimensions ont été réduites jusqu'à quelques nanomètres pour la section, représentent une alternative sérieuse pour les futurs nœuds technologiques CMOS. Cependant, la qualité de l'interface oxyde de grille/canal pose question pour transistors dont l'architecture s'étend dans les 3 dimensions, en raison du fort rapport surface/volume inhérent à ces transistors, des différentes orientations cristallographiques de ces interfaces, ou encore des matériaux contraints utilisés pour améliorer les performances électriques. La compréhension des liens entre les propriétés de transport des porteurs dans le canal, qui garantissent en grande partie les performances électriques des transistors, et la qualité de l'interface avec l'oxyde de grille est fond primordiale pour optimiser les transistors nanofils. Les mesures de bruit, associées à l'étude du transport dans le canal, sont un outil puissant et adapté à ces dispositifs tridimensionnels, sans être limité par la taille ultra-réduite des transistors nanofils. Les transistors nanofils étudiés ont été fabriqués à partir de substrats minces SOI, et intègrent un empilement de grille HfSiON/TiN, qui permet de réduire les dimensions tout en conservant les mêmes propriétés électrostatiques. Pour gagner en performances, des contraintes mécaniques ont été introduites dans le canal en silicium : en tension pour les NMOS, par le biais de substrat contraint (sSOI), et en compression pour les PMOS. Un canal en compression uni-axiale peut être obtenu par l'intégration de source/drain en SiGe et/ou par l'utilisation de couches contraintes de type CESL. Des transistors à canal SiGe sur isolant en compression ont également été fabriqués et étudiés. Les caractéristiques électriques des divers transistors nanofils (courbes Id-Vg, compromis Ion-Ioff, mobilité des porteurs) démontrent l'excellent contrôle électrostatique dû à l'architecture 3D, ainsi que l'efficacité de l'ingénierie de contraintes dans les nanofils jusqu'à de faibles longueurs de grilles (~17nm). Des mesures de bruit basse fréquence ont été réalisées sur ces mêmes dispositifs et analysées en fonction des paramètres géométriques de l'architecture nanofils (largeur W, forme de la section, longueur de grille L), et des diverses variantes technologiques. Nous avons démontré que le bruit 1/f dans les transistors nanofils peut être décrit par le modèle de fluctuations du nombre de porteurs (CNF) corrélées aux fluctuations de mobilité (CMF). Le bruit associé aux régions S/D a pu également être intégré dans ce modèle en ajoutant une contribution, en particulier pour les PMOS. Alors que les différentes variantes technologiques ont peu d'effet sur le bruit 1/f, les variations de géométrie en L et W changent la composante de bruit liée aux fluctuations du nombre de porteurs (CNF) de manière inversement proportionnelle à la surface totale (~1/WL). Cette augmentation du bruit est le reflet du transport qui se produit à proximité des interfaces avec l'oxyde. Les différentes orientations des interfaces supérieures et latérales (110) ou (100) présentent la même quantité de pièges d'interface (extrait à partir des mesures de bruit 1/f, en séparant les contributions des différentes faces du nanofil) bien qu'ayant une rugosité différente essentiellement liée au process. En revanche la composante CMF n'est pas altérée par la réduction des dimensions contrairement à la mobilité des porteurs qui décroit fortement avec L. Finalement, les mesures de bruit 1/f ont été comparées aux spécifications ITRS 2013 pour les transistors multi-grilles en vue des futurs nœuds technologiques de la logique CMOS, et démontrent que nos transistors nanofils satisfont les exigences en la matière. / In this thesis, electrical properties of gate oxide/channel interface in ultra-scaled nanowire (NW) MOSFETs were experimentally investigated by carrier transport and low-frequency noise (LFN) characterizations. NW FETs, which have aggressively downscaled cross-section of the body, are strong candidates for near future CMOS node. However, the interface quality could be a critical issue due to the large surface/volume ratio, the multiple surface orientations, and additional strain technology to enhance the performance. Understanding of carrier transport and channel interface quality in NW FETs with advanced high-k/metal gate is thus particularly important. LFN provides deep insights into the interface properties of MOSFET without lower limit of required channel size. LFN measurement thus can be a powerful technique for ultra-scaled NW FETs. Also, fitting mobility (such as low-field mobility) extraction by Y-function method is an efficient method. Omega-gate NW FETs were fabricated from FD-SOI substrates, and with Hf-based high-k/metal gate (HfSiON/TiN), reducing detrimental effects by device downscaling. In addition, strain technologies to the channel were additively processed. Tensile strained-SOI substrate was used for NMOS, whereas compressive stressors were used for PMOS devices. Strained Si channel for PMOS was processed by raised SiGe S/D and CESL formations. Strained SiGe channel (SGOI) was also fabricated for further high-performance PMOS FETs. Firstly, the most common Id-Vg was characterized in single-channel NW FETs as the basic performance. Reference SOI NWs provided the excellent static control down to short channel of 17nm. Stressors dramatically enhanced on-current owing to a modification of channel energy-band structure. Then, extracted low-field mobility in NWs also showed large improvement of the performance by stressors. The mobility extraction effectively evaluated FET performance even for ultra-scaled NWs. Next, LFN investigated for various technological and architectural parameters. Carrier number fluctuations with correlated mobility fluctuations (CNF+CMF) model described 1/f noise in all our FETs down to the shortest NWs. Drain current noise behavior was basically similar in both N- and PMOS FETs regardless of technological splits. Larger 1/f noise stemming from S/D regions in PMOS FETs was perfectly interpreted by the CNF+CMF model completed with Rsd fluctuations. This observation highlighted an advantage of SGOI NW with the lowest level of S/D region noise. Geometrical variations altered the CNF component with simple impact of device scaling (reciprocal to both Wtot and Lg). No large impact of surface orientation difference between the channel (100) top and (110) side-walls in [110]-oriented NWs was observed. Scaling regularity with both Wtot and Lg, without much quantum effect, could be attributed to the use of HfSiON/TiN gate and carrier transport occurring mostly near top and side-wall surfaces even in NW geometry. Meanwhile, the CMF factor was not altered by decreasing dimensions, while the mobility strongly depends on the impact. Extracted oxide trap density was roughly steady with scaling, structure, and technological parameter impacts. Simple separation method of the contributions between channel top surface and side-walls was demonstrated in order to evaluate the difference. It revealed that oxide quality on (100) top and (110) side-walls was roughly comparable in all the [110]-devices. The density values lie in similar order as the recent reports. An excellent quality of the interface with HfSiON/TiN gate was thus sustained for all our technological and geometrical splits. Finally, our NWs fulfilled 1/f LFN requirements stated in the ITRS 2013 for future MG CMOS logic node. Consequently, we concluded that appropriate strain technologies powerfully improve both carrier transport and LFN property for future CMOS circuits consisting of NW FETs, without any large concern about the interface quality.

Dans l’industrie semiconducteur, une décharge électrostatique peut se produire tout au long de la vie d’une puce électronique, et constitue un vrai problème pour la fiabilité du circuit intégré et une cause majeure de défaillance. Un nouveau modèle, modèle du composant chargé (CDM, Charged Device Model) a été récemment développé pour simuler un composant chargé qui se décharge au travers d'une de ses broches vers la masse. La forme d’onde d’une telle décharge se présente comme une impulsion de courant de grande amplitude (15A pour un CDM de 1KV sur une capacité de charge de 10pF) d’une durée de seulement quelques nanosecondes. En effet, il est de plus en plus courant de constater des signatures de défaillance ESD au coeur des circuits intégrés, généralement des claquages d’oxyde qui sont typiquement induites par les décharges CDM. Une protection ESD ayant une dynamique de déclenchement inappropriée ou la circulation d'un fort courant de décharge (dans le substrat ou sur les pistes métalliques) peut induire localement des variations de potentiel suffisantes pour endommager les oxydes (3-5nm d’épaisseur pour la technologie CMOS 45nm). Face aux défis de la décharge CDM, dans cette thèse, nous nous sommes intéressée d’abord à la détection et la compréhension des défauts latents induits par les stress CDM dans les circuits intégrés, en utilisant une technique de haute sensibilité, « la mesure de bruit en basse fréquence ». Un convertisseur DC-DC a été stressé par le test CDM, après chaque étape de traitement (stockage, recuit, et vieillissement), et l’évolution des défauts latents générés a été étudiée. Ensuite, nous avons proposé une méthodologie de modélisation du circuit intégré complet afin de simuler la stratégie de protection vis-à-vis des stress CDM en limitant les problèmes de convergence de simulation. Son originalité réside dans la modélisation de la résistance du substrat en très forte injection adaptée à la décharge CDM à l’aide de la mesure VF-TLP (Very Fast Transmission Line Pulsing) et de la simulation physique 2D et 3D. La méthodologie a été validée sur une technologie CMOS avancée 45nm et une technologie BiCMOS 0,25mm). A la fin, la méthodologie de simulation CDM a été validée sur un produit commercial. / In the semiconductor industry, electrostatic discharge (ESD) can occur throughout over the whole life of a chip. This is a real problem for the reliability of the integrated circuit (IC) and a major failure cause. A new ESD model, Charged Device Model (CDM) was recently developed to simulate a charged device which discharges through one of its pin to ground. The waveform of such a discharge is a current pulse of high amplitude (15A for a 1KV CDM stress on a precharged capacitor of 10pF) over a few nanoseconds duration. Indeed, it is increasingly common to encounter ESD failure signatures into the IC core, usually gate oxide breakdowns that are typically induced by CDM stress. ESD protections with inappropriate triggering speed or strong discharge currents (into the substrate or the metal tracks) can locally lead to potential drop sufficient to damage the oxide (3-5nm thickness in 45nm CMOS technology).Given the challenges of the CDM discharges, this thesis was firstly focused on the detection and understanding of latent defects caused by CDM stress in integrated circuits, using a high- ensitivity technique, namely low frequency noise measurement (LFN). A DCDC converter has been stressed by the CDM test. After each step of processing (storage, burn-in, and aging), the evolution of latent defects generated was investigated. Secondly, a methodology for modeling the complete integrated circuit has been proposed to simulate the CDM protection strategy by limiting the simulation convergence problems. Its main originality consists in the modeling of the substrate resistance under very high injection adapted to the CDM discharge using both VF-TLP (Very Fast Transmission Line Pulsing) measurement and 2D/3D physical simulation. The model was successfully validated on 45nm CMOS and 0.25 µm BiCMOS technologies. Finally, the CDM simulation methodology was validated on a commercial product.

Ces travaux de recherche portent sur l'évaluation de la fiabilité des Transistors Bipolaires à Hétérojonction sur substrat InP au moyen de la mise en place de techniques spécifiques adaptées. Avant tout, les procédés de fabrication de ces composants sont décrits et les caractéristiques électriques statiques sont calculées au moyen de la simulation physique. Ensuite, la caractérisation électrique statique et la modélisation associée permet l'extraction des paramètres du modèle avant les vieillissements accélérés puis leur étude statistique. Puis deux mécanismes électriques spécifiques qualifiés de parasites en relation directe avec la fiabilité de ces composants sont analysés en détail : le claquage de la jonction base-collecteur et le bruit basse-fréquence. Finalement, l'étude des mécanismes de dégradation effectuée à l'issue des vieillissements accélérés sous les différentes contraintes retenues en tension et en température met en évidence une stabilité de la technologie de ces composants.

L'invention du premier transistor à Bell lab's, dans le groupe de W. Shockley, en 1947 a été suivie d'une ère de développement des circuits intégrés (IC). Depuis plusieurs dizaines d'années, la dimension critique des transistors métal/oxyde/semi-conducteurs (les transistors MOS), la longueur physique de la grille, a diminué à un rythme régulier. Cette évolution, motivée par des raisons économiques, a été anticipée par G. Moore, et est de ce fait connue sous le nom de "loi de Moore". La dimension de grille a d'ores et déjà été réduite de plus de 2 ordres de grandeur et, dans son édition2012, l'association ITRS prédit qu'elle décroîtra encore, de 22nm en 2011 à environ 6nm en 2026 [1].Toutefois, cette réduction des dimensions fait apparaître un certain nombre d'effets secondaires qui altèrent le fonctionnement idéal des transistors MOS [2].

Le point sensible inhérent à la commercialisation d'une technologie émergente est la maturité des processus utilisés garantissant la qualité de l'épitaxie, de la métallisation du contact de grille ou encore de la passivation. Les études de fiabilité s'imposent alors comme un aspect indissociable de la maturation de la technologie. En ce sens, les composants à grands gap représentent un réel problème car les outils classiques de caractérisation ne sont pas toujours adaptés aux contraintes imposées (thermiques, RF, DC...). Dans cette thèse, nous détaillons une technique originale pour améliorer la fiabilité des dispositifs AlGaN/GaN par diffusion de deutérium et nous présentons l'ensemble des résultats issus des campagnes de mesures menées à l'aide des outils disponibles sur des lots de composants issus des filières UMS et TRT. Les principaux résultats concernent les mesures de bruit basse fréquence, la caractérisation électrique, la spectroscopie des pièges profonds et les mesures en température de courant de grille qui ont été réalisés sur des lots de composants témoins et ayant subi différents types de stress.

Avec la diminution constante des dimensions des dispositifs électroniques, les structures MOS font face à de nombreux effets physiques liés à la miniaturisation. Dans le but de maintenir le rythme d'intégration indiqué par la loi de Moore, des nouvelles technologies, dont la structure résiste plus à ces effets physiques, remplacerons le transistor MOSFET bulk. Les modèles physiques permettant de prédire le comportement des transistors MOS atteignent rapidement leurs limites quand ils sont appliqués à ces structures émergentes. Ce travail de thèse est consacré au développement des modèles numériques et analytiques dédiés à la caractérisation des nouvelles architectures SOI et à substrat massif. Nous nous focalisons sur la modélisation du courant de drain basée sur le potentiel de surface, ainsi qu'à la modélisation du comportement en bruit basse fréquence de ces nouveaux dispositifs. Nous proposons un modèle explicite décrivant les potentiels de surface avant et arrière d'une structure SOI. Nous développons ensuite un modèle de bruit numérique et analytique permettant de caractériser les différents oxydes d'une structure FD SOI. La dernière partie de ce mémoire est consacrée à l'étude d'une nouvelle architecture du transistor MOS sur substrat massif. Une caractérisation de la conduction électrique de ce dispositif et de son comportement en bruit basse fréquence sont présentés / With the continuous reduction of the size of MOS devices, various associated short channel effects become significant and limit this scaling. To restrain this limit, multi-gate MOSFET devices seem to be more interesting, thanks to their better control of the gate on the channel. These new devices seem to be good candidates to replace the classical MOS architecture. The existing physical models used to predict the behaviour of MOSFET bulk devices are limited when they are applied to these emerging structures. This thesis is devoted to the development of numerical and analytical models dedicated to the characterization of new SOI architectures and bulk devices. We focus on the modeling of the drain current based on the surface potential as well was the modeling of the low frequency noise behaviour of these devices. We propose an explicit model describing the front and back surface potential of a FD SOI structure. We then develop numerical and analytical low frequency noise models allowing the characterization of the different oxides of a FD SOI structure. The last part of this thesis is devoted to the study of a new architecture of bulk MOS transistors. A characterization of the electrical conduction of this device and its low frequency noise behavior are presented

L'objectif du travail présenté dans ce mémoire est de définir une méthode rigoureuse de conception d'oscillateurs à faible bruit de phase à base de transistors à effet de champ (MESFET, HEMT et HEMT pseudomorphique) dans le cas où le transistor et le résonateur sont simultanément refroidis à des températures cryogéniques. Dans une première partie, nous présentons une caractérisation électrique complète des différents types de TEC à la température de l'azote liquide. Nous insistons particulièrement sur les mécanismes de piègeage-dépiègeage sur des centres profonds et nous proposons une méthode permettant de s'affranchir du phénomène de collapse qui est l'inconvénient majeur au fonctionnement du composant refroidi. Nous avons pu alors, à partir de mesures de paramètres S et impulsionnelles, extraire un modèle fort signal pour chaque transistor. Dans une deuxième partie, nous étudions les mécanismes de conversion du bruit basse fréquence en bruit de phase dans les oscillateurs à base de TEC. Nous examinons tout d'abord l'influence du signal microonde sur l'amplitude et la forme des spectres de bruit basse fréquence. Nous analysons ensuite les fluctuations de fréquence de l'oscillateur à partir du produit du bruit basse fréquence du TEC et du facteur de pushing. L'incapacité de cette méthode pour des tensions de polarisation de grille où le facteur de pushing décroît jusqu'à la valeur nulle est alors clairement montré. En conséquence, nous présentons un nouveau modèle non-linéaire de TEC utilisant deux sources de bruit non corrélées rendant compte des effets distribués le long de la région active du composant. La dernière partie de ce mémoire est consacrée à la réalisation et à la caractérisation d'un oscillateur cryogénique à base de TEC.

L'objectif de ce travail est d'étudier les transistors à effet de champ à haute mobilité électronique (HEMT) réalisés en Nitrure de Gallium par des mesures en bruit basse fréquence et de réaliser un oscillateur à faible bruit de phase en bande-X. Dans la première partie, nous décrivons succinctement les propriétés du matériau, le transistor ainsi que les sources de bruit basses susceptibles d'êtres présentes dans une structure de type HEMT. La méthodologie de mesure et le banc de bruit basse fréquence sont présentés. Une étude comparative est réalisée sur les comportements en bruit basse fréquence des composants épitaxiés sur différents substrats (Si, SiC, Al2O3). Enfin, une les variations de l'index de fréquence g du bruit en 1/fg relevées sur certains composants sont corrélées au mécanisme de transport des électrons dans la structure : pour cela, nous avons confronté les mesures en bruit basse fréquence avec des simulations physiques. La seconde partie s'intéresse aux composants épitaxiés sur un substrat de Carbure de Silicium. Une méthodologie d'extraction de composantes mathématiques du spectre de bruit basse fréquence est présentée puis validée. Des études en fonction de la polarisation et de la température ont permis de découvrir l'origine des pièges et de les localiser. Enfin, une corrélation avec une étude physique (SIMS) est présentée. Dans la troisième partie, nous développons un modèle large signal afin de réaliser un démonstrateur en bande X. Les performances à l'état de l'art de l'oscillateur sont ensuite présentées (POUT=20dBm, Lf(100kHz)=-105 dBc/Hz à 10 GHz).

Nous avons étudié à température ambiante le retournement de l'aimantation par microscopie magnéto-optique Kerr longitudinale de trois couches minces La0,7Sr0,3MnO3 (LSMO) déposées sur des substrats SrTiO3 vicinaux et non vicinaux. Ce matériau ferromagnétique à température ambiante présente un intérêt pour la réalisation des dispositifs magnétorésistifs non refroidis. Avant de concevoir un capteur magnétorésistif, il est indispensable de comprendre le comportement magnétique du matériau qui le constitue. Nous avons observé trois types de retournement de l'aimantation (retournement par nucléation et propagation de parois, retournement cohérent, ou mélange des ces deux types). Nous avons montré l'effet de plusieurs paramètres (orientation du champ magnétique par rapport aux marches et au courant électrique, taille du motif et épaisseur de la couche). Une dépendance temporelle du retournement de l'aimantation a été également remarquée. La magnétorésistance à très faible champ magnétique est influencée par la présence ou l'absence de parois de domaine et par l'orientation du champ par rapport au courant et marches. La mesure des différentes sensibilités magnétiques conduit à une sensibilité de 1000 %/T dans l'échantillon vicinal de petite épaisseur, ce qui est dix fois plus que dans une couche non vicinale, tout en conservant le même niveau de bruit à basse fréquence. Ces résultats ouvrent donc des perspectives intéressantes en termes d'applications.

Les semi-conducteurs nitrures (AlN, GaN, InN) focalisent une activité de recherche intense en raison de nombreuses applications comme les diodes électroluminescentes, les composants de puissance ou hyperfréquence. Dans cette recherche, nous avons abordé le travail sous deux angles: a) la conduction électrique dans les couches d'InN produites par croissance épitaxiale aux jets moléculaires assistée par plasma (PAMBE) et une recherche sur l'origine de la forte émission bleue dans les puits de quantiques d'InGaN/GaN. L'accumulation d'électron en surface dans les couches d'InN constitue une limitation importante pour la fabrication de composants. Au cours de ce travail, nous avons exploré l'utilisation des mesures de bruit de basse fréquence sur les couches d'InN et pu accéder à leur conductivité électrique en volume. L'étude des puits quantiques d'InGaN/GaN, obtenue par croissance épitaxiale aux jets moléculaires (MBE) ou épitaxie en phase vapeurs aux organométalliques (MOVPE) , a été effectuée par analyses de la microstructure par microscopie électronique en transmission (MET, HRTEM et STEM) en corrélation avec les propriétés optiques d'un grand nombre d'échantillons provenant de conditions de croissance différentes. Ce travail nous a permis d'acquérir une vision plus critique du rôle des conditions de fabrication et des paramètres comme la morphologie, les fluctuations de composition et la présence des défauts en V sur les explications actuellement avancées pour la forte efficacité d'émission dans les puits quantiques d' InGaN/GaN.