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Uma arquitetura de um coprocessador criptográfico para o algoritmo Advanced Encryption Standard.

O processo de seleção de um novo padrão para criptografia de dados promovido pelo governo norte-americano, denominado Advanced Encryption Standard - AES, resultou na escolha do algoritmo Rijndael. Este cifrador trabalha com blocos de 128 bits e chave criptográfica de 128, 192 ou 256 bits. Espera-se que este novo padrão seja amplamente adotado pela iniciativa privada, substituindo o Data Encryption Standard - DES - a médio prazo. Neste trabalho é proposta uma arquitetura de um coprocessador dedicado para executar as funções de cifragem e decifragem de acordo com a norma AES, com chave criptográfica de 128 bits. O circuito foi implementado em um dispositivo lógico reconfigurável do tipo Field Programmable Gate Array - FPGA. A arquitetura proposta foi projetada com a finalidade de reduzir a quantidade de recursos utilizados, de forma a ser implementada em um dispositivo de média densidade e baixo custo. Para a etapa de síntese foi utilizado um dispositivo Altera ACEX 1K50. O circuito sintetizado utiliza 1984 elementos lógicos e 6 blocos de memória embarcada, atingindo uma taxa de cifragem estimada de 91,8 megabits por segundo. O funcionamento do coprocessador foi comprovado através de teste funcional, utilizando os vetores de teste fornecidos pela norma.

Identiferoai:union.ndltd.org:IBICT/oai:agregador.ibict.br.BDTD_ITA:oai:ita.br:2484
Date00 December 2002
CreatorsAnderson Cattelan Zigiotto
ContributorsRoberto D'Amore
PublisherInstituto Tecnológico de Aeronáutica
Source SetsIBICT Brazilian ETDs
LanguagePortuguese
Detected LanguagePortuguese
Typeinfo:eu-repo/semantics/publishedVersion, info:eu-repo/semantics/masterThesis
Formatapplication/pdf
Sourcereponame:Biblioteca Digital de Teses e Dissertações do ITA, instname:Instituto Tecnológico de Aeronáutica, instacron:ITA
Rightsinfo:eu-repo/semantics/openAccess

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