Tese de mestrado. Engenharia Electrotécnica e de Computadores (Área de especialização de Informática Industrial). Faculdade de Engenharia. Universidade do Porto. 1998

Made available in DSpace on 2013-08-07T18:42:19Z (GMT). No. of bitstreams: 1 000389779-Texto+Completo-0.pdf: 1636801 bytes, checksum: 0e56f5b8c71fcb4f101660f1d0800b5b (MD5) Previous issue date: 2007 / This work investigates the hardware implementation of error correcting codes algorithms for space applications. The goal is the design, implementation and validation, of a basic telecommand and telemetry system, following the CCSDS (Consultative Committee for Space Date System) standard. The whole system is conceived targeting con gurable computing technology. Both telemetry and telecommand modules are written in VHDL language employing, respectively, Reed-Solomon (RS) and Bose, Chaudhuri and Hocquenghem (BCH) algorithms for error correcting. These algorithms present high error correcting capabilities, which is important when considering the noise channel link for data transference between a spacecraft and a ground station. / Esse trabalho apresenta uma pesquisa acadêmica no escopo de códigos corretores de erros empregados em sistemas espaciais. O principal objetivo desse trabalho contempla o projeto, implementação e validação de circuitos corretores de erros para dados de telemetria e telecomando, seguindo o padrão CCSDS (Consultative Committee for Space Data Systems). Ambos os módulos de telemetria e telecomando são descritos em linguagem VHDL e implementam, respectivamente, os algoritmos de correção de erros Reed-Solomon e BCH (Bose, Chaudhuri and Hocquenghem), os quais possuem alta capacidade de correção de erros ocorridos durante o processo de transferência de dados entre o veículo espacial e a base terrestre.

O objetivo deste trabalho é propor a concepção de um Módulo de Interface utilizando dispositivos lógicos reconfiguráveis para executar comandos de monitoração e comutação de relés em módulos internos do foguete de sondagem. O Módulo de Interface foi elaborado de modo a permitir que o Banco de Controle comande remotamente os módulos da Rede Elétrica do veículo via comunicação serial. Este Módulo é de fundamental importância para implementação do novo Banco de Controle de Foguetes de Sondagem que substituirá os painéis de controle por um sistema computadorizado. Este sistema facilitará a reconfiguração do Banco de Controle para cada nova missão de lançamento, permitirá um melhor registro de eventos, possibilitará a geração de alertas em caso de anomalias ou de seqüências indevidas de comando e reduzirá o número de condutores do cabo umbilical. Para a concepção deste trabalho foram criados componentes escritos em VHDL (VHSIC Hardware Description Language) necessários para o funcionamento do Módulo de Interface. Estes componentes foram testados utilizando o dispositivo lógico programável "EPF10K20" da placa educacional "UP 1" da Altera. Neste trabalho também foram elaborados e testados os circuitos que realizam interface com o dispositivo lógico reconfigurável.

Este trabalho dedicou-se ao estudo da síntese automática de processadores nebulosos dedicados. Inicialmente foi desenvolvido um conjunto de relações para a síntese de retas no domínio digital. O objetivo destas relações foi estabelecer quais as operações envolvidos na síntese de uma reta, para funções com um número genérico de bits. Com base nestas relações, foi proposto um gerador de funções de pertinência. Dois exemplos de geradores de função de pertinência foram desenvolvidos para ilustrar o emprego da arquitetura. Estas unidades foram codificadas em VHDL para simulação da estrutura e validação da proposta. Finalmente, a arquitetura é a flexibilidade quanto às dimensões do processador: as portas de comunicação e as funções de pertinência podem ter o seu tamanho definido no momento da síntese. Para ilustrar a possibilidade de implementação da proposta, uma aplicação específica de controlador foi codificada em VHDL. Esta descrição foi simulada e sintetizada em diferentes condições de implementação por ferramentas comerciais.

O trabalho apresentado nessa dissertação teve por foco o estudo de métodos de emprego da Transforma de Fourier, motivado pela aplicação em processadores de radares SAR, propondo descrições em VHDL sintetizáveis. Arquiteturas de acordo com os métodos Decimation In Time e Decimation In Frequency foram propostas e sintetizadas em FPGA, sendo os métodos DIT Radix-4 e DIF Radix-22 SDF estudados em detalhes. O equacionamento matemático foi devidamente apresentado, buscando familiarizar o leitor com formas de abordagem para transformação de DFTs em FFTs. Por fim demonstrou-se as vantagens do método DIF Radix-22 SDF em relação aos demais encontrados na literatura, realizando um maior detalhamento do seu funcionamento e aplicando o mesmo como elemento coprocessador de um processador Narrow Focus para radares SAR. Realizou-se ainda essa etapa de coprocessamento através de comunicação Ethernet também sintetizada em FPGA, apresentando nessa dissertação conceitos básicos sobre este protocolo de comunicação. Os resultados finais são então apresentados a respeito dos tempos de processamento da FFT e dos resultados obtidos em comparação com a transformada obtida pela ferramenta MATLAB, indicando possíveis adaptações a arquitetura proposta, sugerindo trabalhos futuros tanto na área da FFT e processamento de radares SAR, como estudos a respeito da comunicação entre computador e placa FPGA, como foi o exemplo do modelo Ethernet adotado.

Made available in DSpace on 2013-08-07T18:53:07Z (GMT). No. of bitstreams: 1 000438862-Texto+Completo-0.pdf: 6841213 bytes, checksum: 62ab6904af18caf353f011769efc8178 (MD5) Previous issue date: 2012 / This work proposes a new time and frequency synchronization system for OFDM (Orthogonal Frequency Division Multiplexing) receivers. Presently, the OFDM technique is adopted in nearly all wireless broadband systems (IEEE 802. 16 WiMax, 3GPP-LTE, IEEE 802. 22, etc). It is also used in the ISDB-T digital television system, adopted in Brazil. The proposed synchronization system controls the receiver timing and frequency in a closed loop, adjusting the FFT window delay and the local oscillator frequency. The loop error is measured in the frequency domain, based on reference symbols inserted on pilot carriers in the transmitter. Initialization of the closed loop operating point is performed with base on the guard interval generated at the transmitter. Di erently of the usual sync implementations for OFDM systems, the proposed system actuates in the time domain, instead of the frequency domain. Also, in order to avoid loop instabilities due to the transport delay intrinsic to the OFDM demodulation process, the proposed system uses a prediction algorithm for loop stabilization. / Este trabalho propõe uma nova implementação do sistema de sincronismo de tempo e frequência para receptores OFDM (Orthogonal Frequency Division Multiplexing). A técnica OFDM e utilizada no sistema de TV digital adotado no Brasil (ISDB-T), bem como na quase totalidade das tecnologias para wireless broadband atualmente no mercado (IEEE 802. 16 WiMax, 3GPP-LTE, IEEE 802. 22, etc). O sistema de sincronismo aqui proposto controla frequência e timing do receptor em malha fechada, atuando no atraso ou no adiantamento dos dados na entrada da FFT e na frequência do oscilador local. A medição do erro da malha e efetuada no domínio frequência, tendo como referência símbolos pilotos inseridos em frequência no sinal transmitido. A inicialização do ponto de operação da malha fechada e baseado no intervalo de guarda inserido no sinal pelo transmissor. Ao contrario das implementações usuais para sincronismo em sistemas OFDM, a atuação do sistema e no domínio tempo, e não no domínio frequência. Ainda, para evitar instabilidade da malha dado o atraso de transporte intrínseco na demodulacão de um sinal OFDM, esta é estabilizada através de algoritmo de predição.

Em todo desenvolvimento, seja ele eletrônico ou não, existe sempre a necessidade de realização de testes, com o objetivo de avaliar, validar e aperfeiçoar o sistema projetado. Os sistemas de telemetria permitem observar as mais diversas fontes de dados à distância, onde o acompanhamento de determinadas características de um equipamento possa ser realizado diretamente no ambiente onde ele será utilizado. Apesar de ser grande a aplicação dos sistemas de telemetria, o custo de equipamentos utilizados para este fim é normalmente muito elevado. Este trabalho apresenta uma solução que atende aplicações específicas de sistemas de telemetria visando um baixo custo de implementação. Como exemplo, é apresentado o caso de um sistema desenvolvido para a indústria de defesa.

O processo de seleção de um novo padrão para criptografia de dados promovido pelo governo norte-americano, denominado Advanced Encryption Standard - AES, resultou na escolha do algoritmo Rijndael. Este cifrador trabalha com blocos de 128 bits e chave criptográfica de 128, 192 ou 256 bits. Espera-se que este novo padrão seja amplamente adotado pela iniciativa privada, substituindo o Data Encryption Standard - DES - a médio prazo. Neste trabalho é proposta uma arquitetura de um coprocessador dedicado para executar as funções de cifragem e decifragem de acordo com a norma AES, com chave criptográfica de 128 bits. O circuito foi implementado em um dispositivo lógico reconfigurável do tipo Field Programmable Gate Array - FPGA. A arquitetura proposta foi projetada com a finalidade de reduzir a quantidade de recursos utilizados, de forma a ser implementada em um dispositivo de média densidade e baixo custo. Para a etapa de síntese foi utilizado um dispositivo Altera ACEX 1K50. O circuito sintetizado utiliza 1984 elementos lógicos e 6 blocos de memória embarcada, atingindo uma taxa de cifragem estimada de 91,8 megabits por segundo. O funcionamento do coprocessador foi comprovado através de teste funcional, utilizando os vetores de teste fornecidos pela norma.

Atividades de pesquisa enfocando a síntese de sistemas dedicados ou de aplicação específica têm sido bastante intensa, motivada, entre outras causas pela diversidade de aplicações desta classe de sistemas, usados seja em eletrodomésticos, seja em processamento tridimensional, navegação e guiagem, entre outros. Este trabalho trata da implementação de processadores para sistemas dedicados a partir de um conjunto de instruções específicas para uma aplicação. Este conjunto de instruções é a especificação inicial e se deseja dispor de um hardware que o suporte. A fim de auxiliar o projetista nesta situação, neste trabalho é proposta uma abordagem de projeto baseada na visão de um processador constituído de duas partes: o processador de instruções, responsável pela coordenação das operações e o processador de dados onde os dados são transformados. Neste trabalho a função do processador de instruções é desempenhada por um software enquanto que o processador de dados é implementado usando uma ferramenta de síntese para componentes programáveis.