Orientador: Jose Antonio Siqueira Dias / Tese (doutorado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação / Made available in DSpace on 2018-07-21T23:41:25Z (GMT). No. of bitstreams: 1
Serran_NivaldoVicencotto_D.pdf: 4785541 bytes, checksum: 38afdd0c1c1ffabfe505a5ab5c393a90 (MD5)
Previous issue date: 1996 / Resumo: Na lógica de múltiplos valores (MVL Multiple-Valued Logic), o número de níveis lógicos não está restrito a dois, como na lógica binária. Estas lógicas têm sido usadas para obter melhor aproveitamento da área dos chips, pois embora os componentes possam usar mais área, a quantidade de linhas de interconexão e pads de saída pode ser reduzida. Este trabalho descreve uma nova MVL baseada na Álgebra de Posto Juntamente com a negação cíclica de Post e a conjunção AND, são definidos novos operadores que permitem o desenvolvimento de algorítimos para a síntese e simplificação de funções lógicas. É proposta a implementação eletrônica para esta lógica em 3 níveis. Circuitos da negação de Post e dos novos operadores, são descritos e simulados, operando em modo de corrente. Estes circuitos podem ser interligados formando flip-flops, contadores, conversor D/A e outros circuitos lógicos. Esta lógica ternária, usando tecnologia bipolar em modo de corrente, pode ser útil para a construção de ASICS (circuitos dedicados) com alta velocidade de processamento / Abstract: In Multiple-Valued Logic (MVL), the logicallevels are not restricted to two, as in binary logic. These logics have been used to improve chip area. Although the components can need more area, the quantity of interconection lines and output pads can be reduced. This work describes a new non classical Multiple-Valued Logic(MVL) based on Post algebra. Besides the convencional Post 's cyclic negation and the AND conjunction, this logic algebra defines new operators which allow the development of algorithims for the synthesis and simplification of the logicalfunctions. An electronic implementation of this algebra for a 3-level logic is proposed Electronics gates of Post negation and the new operators were designed and simulated using current mode circuits. These gates can be easily interconnected toform flip-flops, counters, D/A converters and other conventional digital gates in a true 3-level gate logic. ASICS with mixed analogldigital high speed processing can benefit from this current processing ternary logic, which can be easily implemented in bipolar technology / Doutorado / Eletrônica, Microeletrônica e Optoeletrônica / Doutor em Engenharia Elétrica
| Identifer | oai:union.ndltd.org:IBICT/oai:repositorio.unicamp.br:REPOSIP/260871 |
| Date | 28 October 1996 |
| Creators | Serran, Nivaldo Vicençotto |
| Contributors | UNIVERSIDADE ESTADUAL DE CAMPINAS, Dias, José Antonio Siqueira, 1954- |
| Publisher | [s.n.], Universidade Estadual de Campinas. Faculdade de Engenharia Elétrica e de Computação, Programa de Pós-Graduação em Engenharia Elétrica |
| Source Sets | IBICT Brazilian ETDs |
| Language | Portuguese |
| Detected Language | Portuguese |
| Type | info:eu-repo/semantics/publishedVersion, info:eu-repo/semantics/doctoralThesis |
| Format | 1v. (varias paginações) : il., application/pdf |
| Source | reponame:Repositório Institucional da Unicamp, instname:Universidade Estadual de Campinas, instacron:UNICAMP |
| Rights | info:eu-repo/semantics/openAccess |
Page generated in 0.0016 seconds